JPH0456487B2 - - Google Patents
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- JPH0456487B2 JPH0456487B2 JP58073652A JP7365283A JPH0456487B2 JP H0456487 B2 JPH0456487 B2 JP H0456487B2 JP 58073652 A JP58073652 A JP 58073652A JP 7365283 A JP7365283 A JP 7365283A JP H0456487 B2 JPH0456487 B2 JP H0456487B2
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- 239000003990 capacitor Substances 0.000 claims description 39
- 238000007599 discharging Methods 0.000 claims description 11
- 238000007493 shaping process Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000003252 repetitive effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/017—Adjustment of width or dutycycle of pulses
Description
【発明の詳細な説明】
本発明は関数発生器等で使用されるパルス発生
器に関し、特にパルス幅を可変できるパルス発生
器に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a pulse generator used in a function generator or the like, and particularly to a pulse generator whose pulse width can be varied.
従来の時間幅を可変できるパルス発生器におい
ては、まず初期設定電圧から最終設定電圧まで定
電流によつてコンデンサを充電し、前記コンデン
サの両端にランプ電圧を発生させる。次に前記ラ
ンプ電圧を波形整形回路で波形整形し、矩形波パ
ルスを発生させる。前記矩形波パルスのパルス幅
は前記初期設定電圧、最終設定電圧、定電流の値
等を変えることにより変えることができる。 In a conventional pulse generator with variable time width, a capacitor is first charged with a constant current from an initial setting voltage to a final setting voltage, and a ramp voltage is generated across the capacitor. Next, the lamp voltage is waveform-shaped by a waveform shaping circuit to generate a rectangular wave pulse. The pulse width of the rectangular wave pulse can be changed by changing the initial setting voltage, final setting voltage, constant current value, etc.
しかしながら、前記コンデンサの両端電圧が前
記最終設定電圧に達すると、スイツチおよび放電
回路を介して放電され、前記コンデンサの両端電
圧は前記初期設定電圧まで降下するが、この時２
つの連続するパルス間に有限な期間が存在する。
このため前記パルスのデユーテイ比は100％にな
らない。一般に、高周波の場合、デユーテイ比を
50％以上にすることは困難である。 However, when the voltage across the capacitor reaches the final setting voltage, it is discharged through a switch and a discharge circuit, and the voltage across the capacitor drops to the initial setting voltage, but at this time 2
There is a finite period of time between two consecutive pulses.
Therefore, the duty ratio of the pulse is not 100%. Generally, for high frequencies, the duty ratio is
It is difficult to make it more than 50%.
本発明は上記欠点に鑑みなされたもので、２個
のシユミツト回路の出力をOR回路を介して取出
すことによりデユーテイ比をほぼ100％に成し得
るパルス発生器を提供することを目的とする。 The present invention has been made in view of the above-mentioned drawbacks, and an object of the present invention is to provide a pulse generator that can achieve a duty ratio of approximately 100% by taking out the outputs of two Schmitt circuits via an OR circuit.
本発明のパルス発生器によれば、パルス幅はコ
ンデンサの充電及び放電時間の和によつて決定さ
れる。 According to the pulse generator of the invention, the pulse width is determined by the sum of the capacitor charging and discharging times.
また、各出力パルスの終了時には、前記コンデ
ンサは放電完了し、その両端電圧は初期設定電圧
になつているので、即座に次の出力パルスを出力
できる。 Furthermore, at the end of each output pulse, the capacitor has completed discharging and the voltage across it has reached the initial setting voltage, so the next output pulse can be output immediately.
以下、本発明の実施例を用いて説明する。 The present invention will be explained below using examples.
第１図は本発明のパルス発生器のブロツク図で
ある。 FIG. 1 is a block diagram of the pulse generator of the present invention.
第１図において、入力端子１１に印加された入
力信号Viはシユミツト回路１３の入力端子１に供
給される。シユミツト回路１３の入力端子２はシ
ユミツト回路１５の出力端子に接続されている。
シユミツト回路１３の出力端子はOR回路１７お
よびAND回路１９の各第１の入力端子およびダ
イオードＤ１のアノードに接続されている。ダイ
オードＤ１のカソードはダイオードＤ２のカソー
ドおよびスイツチＳのブレーク接点に接続されて
いる。スイツチＳのコンタクト接点はダイオード
Ｄ２のアノード、電流源２１、コンデンサＣの一
方の端子およびシユミツト回路１５の入力端子に
接続されている。コンデンサＣの他方の端子は接
地されている。スイツチＳのワイパは電流源２３
を介して接地されている。一般に、スイツチＳは
周知のFET回路等によつて構成されるが、ここ
では簡略化のために機械的な切換えスイツチを使
用している。電流源２１，２３は各々大きさＩ，
2Iの電流を矢印方向に流す。シユミツト回路１５
の出力端子はOR回路１７の反転入力端子および
AND回路１９の第２入力端子に接続されている。
シユミツト回路１３，１５の出力信号は各々
ST1，ST2で示されている。出力信号ST2は破線
２５で示すようにスイツチＳを制御する。OR回
路１７の出力信号Vtは論理和（ST1＋2）に等
しい。出力信号Vtは第１図のパルス発生器の出
力信号に相当する。AND回路の出力信号Vrは論
理積（ST1×ST2）に等しい。シユミツト回路１
３は２つの入力端子１，２を有しており、一つの
入力端子を有する通常のシユミツト回路としての
機能と、２つの入力端子を有する加算器としての
機能とを持つている。即ち、入力端子１，２の信
号レベルが共に低レベルの時、低レベル信号を出
力し、両入力端子１，２の信号レベルの合計が高
レベルの２倍の時、高レベル信号を出力する。
又、入力端子１，２の信号レベルの合計が高レベ
ルの時、出力信号レベルをその以前の出力信号レ
ベルに保持する。たとえばシユミツト回路１３の
入力端子１，２の信号レベルが共に高レベルの
時、高レベルの信号を出力し、入力端子１，２の
一方が低レベル、他方が高レベルの時、その出力
信号レベルは変化せず、それ以前の信号レベルに
保持される。シユミツト回路１５は入力信号を反
転した信号を出力する。２７はＤ−フリツプ・フ
ロツプで、そのクロツク入力端子は入力端子１１
と、Ｄ入力端子はOR回路１７の出力端子と接続
されている。 In FIG. 1, an input signal V i applied to input terminal 11 is supplied to input terminal 1 of Schmitt circuit 13. In FIG. The input terminal 2 of the Schmitt circuit 13 is connected to the output terminal of the Schmitt circuit 15.
The output terminal of the Schmitt circuit 13 is connected to the first input terminals of the OR circuit 17 and the AND circuit 19, and to the anode of the diode D1. The cathode of diode D1 is connected to the cathode of diode D2 and to the break contact of switch S. The contact contacts of the switch S are connected to the anode of the diode D2, the current source 21, one terminal of the capacitor C, and the input terminal of the Schmitt circuit 15. The other terminal of capacitor C is grounded. The wiper of switch S is the current source 23
is grounded through. Generally, the switch S is constituted by a well-known FET circuit or the like, but here a mechanical changeover switch is used for simplicity. The current sources 21 and 23 each have a magnitude I,
Flow a current of 2I in the direction of the arrow. Schmitt circuit 15
The output terminal of is the inverting input terminal of OR circuit 17 and
It is connected to the second input terminal of the AND circuit 19.
The output signals of the Schmitt circuits 13 and 15 are
Indicated by ST 1 and ST 2 . Output signal ST 2 controls switch S as shown by dashed line 25. The output signal V t of the OR circuit 17 is equal to the logical sum (ST 1 + 2 ). The output signal V t corresponds to the output signal of the pulse generator of FIG. The output signal V r of the AND circuit is equal to the logical product (ST 1 ×ST 2 ). Schmitt circuit 1
3 has two input terminals 1 and 2, and functions as an ordinary Schmitt circuit having one input terminal and as an adder having two input terminals. That is, when the signal levels of input terminals 1 and 2 are both low level, a low level signal is output, and when the sum of the signal levels of both input terminals 1 and 2 is twice the high level, a high level signal is output. .
Further, when the sum of the signal levels of input terminals 1 and 2 is high, the output signal level is maintained at the previous output signal level. For example, when the signal levels of input terminals 1 and 2 of the Schmitts circuit 13 are both high level, a high level signal is output, and when one of input terminals 1 and 2 is low level and the other is high level, the output signal level is does not change and remains at the previous signal level. The Schmitt circuit 15 outputs a signal obtained by inverting the input signal. 27 is a D-flip-flop whose clock input terminal is connected to input terminal 11.
The D input terminal is connected to the output terminal of the OR circuit 17.
第２図は第１図のパルス発生器の動作説明図で
ある。 FIG. 2 is an explanatory diagram of the operation of the pulse generator of FIG. 1.
以下、第１，第２図を参照して、その動作を説
明する。 The operation will be explained below with reference to FIGS. 1 and 2.
初期状態として、スイツチＳは第１図に示す状
態にあり又、コンデンサＣの端子電圧VCおよび
シユミツト回路１３の出力信号ST1は低レベル、
シユミツト回路１５の出力信号ST2は高レベルで
ある。したがつて、OR回路１７の出力信号Vtは
低レベルであり又、シユミツト回路１３の入力端
子２は高レベルである。この状態で入力端子１１
に微分されたパルスViが印加されると、シユミツ
ト回路１３の出力信号ST1は高レベルとなる。こ
れによつてダイオードＤ２は逆バイアスされオフ
となる。したがつて、シユミツト回路１３の出力
端子からダイオードＤ１を介して電流源２３へ電
流2Iが流れる。同時にコンデンサＣは電流源２１
からの電流Ｉによつて充電され、その端子電圧
VCはＩ／CO（COはコンデンサＣの容量値）の傾斜
で上昇する。端子電圧VCがシユミツト回路１５
の上側闘値電圧VSに達すると、シユミツト回路
１５の出力信号ST2は低レベルになる。同時に、
出力信号ST1も低レベルになる。又、出力信号
ST1が低レベルになることによつて、スイツチＳ
は切換わり、電流源２３はシユミツト回路１５の
入力端子側に接続される。これによつて、電流２
３へは電流源２１およびコンデンサＣから各々電
流Ｉが流れる。したがつてコンデンサＣの端子電
圧VCは傾斜Ｉ／COで下降する。端子電圧VCがシ
ユミツト回路１５の下側闘値電圧（たとえば低レ
ベル）に達するとシユミツト回路１５の出力信号
ST2は高レベルになり、スイツチＳは図１に示す
状態に戻り、前記初期状態に戻る。その結果、
OR回路１７の出力端子には、コンデンサＣの充
放電期間に相当する時間幅tdの出力信号Vtが得ら
れる。又、AND回路１９の出力信号Vrは、コン
デンサＣが充電されている期間高レベルとなる。
シユミツト回路１５は理想的な部品でないため、
有限の入力インピーダンスを有している。したが
つてコンデンサＣからシユミツト回路１５へ漏れ
電流が流れ、誤差が生じる。しかしながら、前記
漏れ電流はコンデンサＣの充電時だけでなく放電
時にも流れるので、誤差はほとんど生じない。ま
た、出力信号Vtが出力された後、初期状態に戻
るので、再び入力信号Viを印加すれば、ただちに
新たな出力信号Vtを得ることができる。出力信
号Vtの時間幅tdは電流源２１，２３の電流または
コンデンサＣの容量値COを変えることにより
種々に設定できる。さらに、入力端子１１とOR
回路１７の出力端子との間にＤ−フリツプ・フロ
ツプ２７が設けられている。したがつて、出力信
号Vtが高レベルの期間中に入力端子１１に新た
なパルスが印加されると、Ｄ−フリツプ・フロツ
プ２７の出力端子Ｑには高レベルの出力信号Ve
が現われる。これによつて、入力端子１１に新た
なパルス（ノイズの場合も含まれる）が印加され
たかどうかを確認できる。 In the initial state, the switch S is in the state shown in FIG. 1, and the terminal voltage V C of the capacitor C and the output signal ST 1 of the Schmitt circuit 13 are at a low level.
The output signal ST2 of the Schmitt circuit 15 is at a high level. Therefore, the output signal V t of the OR circuit 17 is at a low level, and the input terminal 2 of the Schmitt circuit 13 is at a high level. In this state, input terminal 11
When the pulse V i differentiated by V i is applied, the output signal ST 1 of the Schmitt circuit 13 becomes high level. This causes diode D2 to be reverse biased and turned off. Therefore, a current 2I flows from the output terminal of the Schmitt circuit 13 to the current source 23 via the diode D1. At the same time, capacitor C is connected to current source 21
is charged by the current I from
V C increases with the slope of I/C O (C O is the capacitance value of capacitor C). Terminal voltage V C is Schmitt circuit 15
When the upper threshold voltage V S is reached, the output signal ST 2 of the Schmitt circuit 15 becomes low level. at the same time,
The output signal ST 1 also becomes low level. Also, the output signal
As ST 1 becomes low level, switch S
is switched, and the current source 23 is connected to the input terminal side of the Schmitt circuit 15. By this, the current 2
A current I flows from the current source 21 and the capacitor C to the capacitor C, respectively. Therefore, the terminal voltage V C of capacitor C falls with a slope I/C O. When the terminal voltage V C reaches the lower threshold voltage (for example, a low level) of the Schmitt circuit 15, the output signal of the Schmitt circuit 15 is
ST2 goes high and the switch S returns to the state shown in FIG. 1, returning to the initial state. the result,
At the output terminal of the OR circuit 17, an output signal V t having a time width t d corresponding to the charging/discharging period of the capacitor C is obtained. Further, the output signal V r of the AND circuit 19 is at a high level while the capacitor C is being charged.
Since the Schmitt circuit 15 is not an ideal component,
It has a finite input impedance. Therefore, a leakage current flows from the capacitor C to the Schmitt circuit 15, causing an error. However, since the leakage current flows not only when charging the capacitor C but also when discharging it, almost no error occurs. Further, after the output signal V t is output, it returns to the initial state, so if the input signal V i is applied again, a new output signal V t can be obtained immediately. The time width t d of the output signal V t can be variously set by changing the currents of the current sources 21 and 23 or the capacitance value C O of the capacitor C. Furthermore, input terminal 11 and OR
A D-flip-flop 27 is provided between the output terminal of circuit 17. Therefore, if a new pulse is applied to the input terminal 11 while the output signal V t is at a high level, the output terminal Q of the D-flip-flop 27 will have an output signal V e at a high level.
appears. This makes it possible to confirm whether a new pulse (including noise) has been applied to the input terminal 11.
第３図は第１図のパルス発生器に時間幅の長い
入力信号Viを印加した場合の動作説明図である。
以下、第１図と第３図を参照して説明する。入力
信号Viが印加されると、第２図に関して説明した
ように、シユミツト回路１３の出力信号ST1OR
回路１７の出力信号VtおよびAND回路１９の出
力信号Vrは高レベルとなる。同時にコンデンサ
Ｃは充電され始める。コンデンサＣの端子電圧
VCがシユミツト回路１５の上側闘値電圧VSにす
ると、シユミツト回路１５の出力信号ST2および
AND回路１９の出力信号Vrは低レベルとなる。
入力信号Viは高レベルに保持されているので、シ
ユミツト回路１３の入力端子１は高レベル、入力
端子２は低レベルとなる。したがつて、その出力
信号ST1の状態は変化せず、高レベルに保持され
る。また、同時にスイツチＳは切換わるので、コ
ンデンサＣは放電開始し、その端子電圧VCは
Ｉ／COの傾斜で降下する。端子電圧VCがシユミ
ツト回路１５の下側闘値電圧にすると、出力信号
ST2，Vrは高レベルになり再び前記動作をくり返
す。 FIG. 3 is an explanatory diagram of the operation when an input signal V i with a long time width is applied to the pulse generator of FIG. 1.
This will be explained below with reference to FIGS. 1 and 3. When the input signal V i is applied, the output signal ST 1 OR of the Schmitt circuit 13, as explained in connection with FIG.
The output signal V t of the circuit 17 and the output signal V r of the AND circuit 19 become high level. At the same time, capacitor C begins to charge. Terminal voltage of capacitor C
When V C is the upper threshold voltage V S of the Schmitt circuit 15, the output signals ST 2 and
The output signal V r of the AND circuit 19 becomes low level.
Since the input signal V i is held at a high level, the input terminal 1 of the Schmitt circuit 13 is at a high level, and the input terminal 2 is at a low level. Therefore, the state of its output signal ST1 does not change and is kept at a high level. At the same time, switch S is switched, so capacitor C starts discharging, and its terminal voltage V C drops with the slope of I/C O. When the terminal voltage V C becomes the lower threshold voltage of the Schmitt circuit 15, the output signal
ST 2 and V r become high levels and the above operation is repeated again.
コンデンサＣの充電期間中に入力信号Viが低レ
ベルになると、次の初期状態になるまで前記動作
を行ない、初期状態になつた時その動作は停止す
る。その結果出力信号Vtの時間幅はコンデンサ
Ｃの充放電サイクルの整数倍となる。また、コン
デンサＣへの充放電電流は等しいので、出力信号
Vrはデユーテイ比50％のくり返し波形となる。
出力信号Vrのデユーテイ比および周期は、コン
デンサＣの容量値COまたは充放電電流値を変え
ることにより容易に設定変更できるので、PLL
（Phase−Locked Loop）回路等に利用できる。
第４図は本発明のパルス発生器の第２の実施例を
表わすブロツク図である。 When the input signal V i becomes low level during the charging period of the capacitor C, the above-mentioned operation is performed until the next initial state is reached, and when the initial state is reached, the operation is stopped. As a result, the time width of the output signal V t becomes an integral multiple of the charge/discharge cycle of the capacitor C. Also, since the charging and discharging current to capacitor C is equal, the output signal
V r has a repetitive waveform with a duty ratio of 50%.
The duty ratio and period of the output signal V r can be easily changed by changing the capacitance value C O of the capacitor C or the charging/discharging current value, so the PLL
(Phase-Locked Loop) circuit, etc.
FIG. 4 is a block diagram representing a second embodiment of the pulse generator of the present invention.
第４図において、１０１は第１図に示したパル
ス発生器である。１０３は予定数量計数機能を有
するカウンタである。カウンタ１０３は計数値が
予定数に達するまで計数動作を実行し、計数動作
実行期間中高レベル信号を出力する。計数動作が
終了すると低レベル信号を出力する。カウンタ１
０３の出力信号はOR回路１０５を介してパルス
発生器１０１の入力端子に供給される。 In FIG. 4, 101 is the pulse generator shown in FIG. 103 is a counter having a function of counting scheduled quantities. The counter 103 executes a counting operation until the counted value reaches a predetermined number, and outputs a high level signal during the counting operation period. When the counting operation is completed, a low level signal is output. counter 1
The output signal of 03 is supplied to the input terminal of the pulse generator 101 via the OR circuit 105.
今、入力端子１０７に短い開始パルスが印加さ
れると、第２図に示す如くパルス発生回路内でコ
ンデンサＣの充放電サイクルが開始する。同時
に、カウンタ１０３は出力信号Vrの計数動作を
開始し、高レベル信号を出力する。カウンタ１０
３はその予定数と前記計数値が一致した時低レベ
ル信号を出力する。パルス発生器１０１の入力端
子は低レベルとなるので、コンデンサＣの充放電
サイクルは終了し初期状態に戻る。したがつて、
カウンタ１０３の予定数に比例する時間幅の出力
信号Vtが得られる。 Now, when a short start pulse is applied to input terminal 107, a charging/discharging cycle of capacitor C begins within the pulse generating circuit as shown in FIG. At the same time, the counter 103 starts counting the output signal V r and outputs a high level signal. counter 10
3 outputs a low level signal when the scheduled number and the count value match. Since the input terminal of the pulse generator 101 becomes a low level, the charging/discharging cycle of the capacitor C is completed and the capacitor C returns to its initial state. Therefore,
An output signal V t having a time width proportional to the scheduled number of the counter 103 is obtained.
第１図は本発明のパルス発生器の第１実施例を
表わすブロツク図。第２図、第３図は第１図のパ
ルス発生器の動作説明図。第４図は本発明のパル
ス発生器の第２実施例を表わすブロツク図。
１３，１５……シユミツト回路、１７，１０５
……OR回路、１９……AND回路、２１，２３…
…電流源、２７……Ｄ−フリツプ・フロツプ、１
０１……パルス発生器、１０３……カウンタ。
FIG. 1 is a block diagram showing a first embodiment of the pulse generator of the present invention. 2 and 3 are explanatory diagrams of the operation of the pulse generator of FIG. 1. FIG. 4 is a block diagram showing a second embodiment of the pulse generator of the present invention. 13,15... Schmitt circuit, 17,105
...OR circuit, 19...AND circuit, 21, 23...
...Current source, 27...D-flip-flop, 1
01...Pulse generator, 103...Counter.
Claims (1)
器。 (イ) トリガを受信するための第１の入力端子と、
第２の入力端子と第１の出力端子とを備えたシ
ユミツト回路であつて、 前記第１、第２の入力端子の電圧の和が第１
のレベル以上のとき前記第１の出力端子の電圧
が第４のレベルで、前記和が第２のレベル以下
のとき前記第１の出力端子の電圧が第３のレベ
ルで、前記和が前記第１、第２のレベルの間の
ときは前記第１の出力端子の電圧が変化しない
ことを特徴とした第１のシユミツト回路。 (ロ) 接地コンデンサ。 (ハ) 前記接地コンデンサを充電するための第１の
電源。 (ニ) 前記接地コンデンサを放電するための第２の
電源。 (ホ) 前記接地コンデンサに接続された第３の入力
端子と前記第２の入力端子に接続された第２の
出力端子とを備えたシユミツト回路であつて、
前記第２の出力端子の電圧が前記トリガの入力
前は第５のレベルにあり、前記トリガに応じて
前記接地コンデンサが充電されて、前記接地コ
ンデンサの電圧が第６のレベルに達するのに応
じて第７のレベルになる第２のシユミツト回
路。 (ヘ) 前記第２の出力端子の電圧が前記第５のレベ
ルのとき、前記第１の出力端子の電圧が前記第
３のレベルでは前記接地コンデンサに前記第１
の出力端子を接続し、前記第１の出力端子の電
圧が前記第４のレベルでは前記接地コンデンサ
に前記第１の電源を接続し、前記第２の出力端
子の電圧が前記第７のレベルのときは前記接地
コンデンサに前記第２の電源を接続するための
スイツチ手段。 (ト) 前記第１、第２の出力端子に接続され、前記
接地コンデンサの引き続ずく充電期間と放電期
間の双方に渉る定振幅のパルスを出力するため
のパルス整形手段。[Claims] 1. A pulse generator consisting of (a) to (g) below. (a) a first input terminal for receiving a trigger;
A Schmitt circuit comprising a second input terminal and a first output terminal, wherein the sum of the voltages of the first and second input terminals is the first output terminal.
When the voltage at the first output terminal is equal to or higher than the level of 1. A first Schmitt circuit characterized in that the voltage at the first output terminal does not change when the voltage is between the second level. (b) Grounding capacitor. (c) A first power source for charging the grounded capacitor. (d) A second power source for discharging the grounded capacitor. (E) A Schmidt circuit comprising a third input terminal connected to the grounded capacitor and a second output terminal connected to the second input terminal,
The voltage at the second output terminal is at a fifth level before the input of the trigger, and when the ground capacitor is charged in response to the trigger and the voltage at the ground capacitor reaches a sixth level. The second Schmidt circuit becomes the seventh level. (F) When the voltage at the second output terminal is at the fifth level and the voltage at the first output terminal is at the third level, the ground capacitor is connected to the first
the first power supply is connected to the grounded capacitor when the voltage at the first output terminal is at the fourth level, and the voltage at the second output terminal is at the seventh level. and switch means for connecting the second power source to the ground capacitor. (g) Pulse shaping means that is connected to the first and second output terminals and outputs a constant amplitude pulse that spans both the subsequent charging period and discharging period of the grounded capacitor.
Applications Claiming Priority (2)
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|---|---|---|---|
| DE19823217376 DE3217376C2 (en) | 1982-05-08 | 1982-05-08 | Pulse generator |
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Publications (2)
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|---|---|---|---|---|
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Family Cites Families (5)
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-
1983
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Also Published As
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