JPH0456493B2 - - Google Patents
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- JPH0456493B2 JPH0456493B2 JP57047854A JP4785482A JPH0456493B2 JP H0456493 B2 JPH0456493 B2 JP H0456493B2 JP 57047854 A JP57047854 A JP 57047854A JP 4785482 A JP4785482 A JP 4785482A JP H0456493 B2 JPH0456493 B2 JP H0456493B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1407—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol
- G11B20/1419—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol to or from biphase level coding, i.e. to or from codes where a one is coded as a transition from a high to a low level during the middle of a bit cell and a zero is encoded as a transition from a low to a high level during the middle of a bit cell or vice versa, e.g. split phase code, Manchester code conversion to or from biphase space or mark coding, i.e. to or from codes where there is a transition at the beginning of every bit cell and a one has no second transition and a zero has a second transition one half of a bit period later or vice versa, e.g. double frequency code, FM code
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
本発明は、フエイズロツクループ周波数シンセ
サイザ等に用いられる位相比較回路に関する。 本発明の背景となるNRZI（Not Return to
Zero Indicating）信号について、第１図を参照
して説明する。第１図１に示されるNRZI信号
は、その立上がりおよび立下がりが論理「１」に
対応しており、ハイレベルおよびローレベルの接
続中は論理「０」に対応している。このような
NRZI信号は、第１図２に示される情報を表す信
号に基づいて発生される。NRZI信号を読取るた
めには、このNRZI信号から第１図３に示される
同期信号を得、この同期信号の各周期毎にNRZI
信号のレベルを検出し、そのレベルの変化がある
か否かを検出しなければならない。 第２図は、NRZI信号を受信し、同期信号を得
るための典型的な先行技術のブロツク図である。
同期信号の周波数はNRZI信号に含まれる周波数
成分の最小公倍数である。NRZI信号は、微分回
路１に入力されて微分され、バンドパスフイルタ
２によつて波される。この波されたバンドパ
スフイルタ２からの出力は、波形整形回路３によ
つて波形整形されて、第１図３で示されるような
矩形の同期信号が得られる。 第３図は、NRZI信号の周波数成分を示すグラ
フである。求めるべき同期信号の周波数成分1の
みを検出するために、バンドパスフイルタ２は周
波数1を含み周波数2〜3の通過帯域を有する。
バンドパスフイルタ２の周波数2〜3に亘る通過
帯域を広くすると、NRZI信号に含まれている残
余の周波数成分を誤検出するおそれがあり、した
がつてこの通過帯域はむやみに広くすることはで
きない。ところがNRZI信号の周波数成分の変動
が大きくなると、求めるべき同期信号の周波数1
がバンドパスフイルタ２の通過帯域から外れてし
まい、同期信号を得ることが不可能になつてしま
う。 本発明の目的は、NRZI信号のように同期周波
数の変動が激しいパルス信号に追従することがで
きる位相比較回路を提供することである。 本発明は、第１のパルス信号と第２のパルス信
号との位相を比較し、第１のパルス信号の位相を
第２のパルス信号に同期させるための出力を導出
する位相比較回路であつて、 前記第１のパルス信号が第１の状態から第２の
状態へ切換つたことを検出する第１状態検出手段
と、 前記第２のパルス信号が第１の状態から第２の
状態へ切換つたことを検出する第２状態検出手段
と、 第１状態検出手段によつて第１のパルス信号の
状態変化が検出された時点で、第２のパルス信号
が第２の状態であるときに出力を発生する第１論
理ゲートと、 第２状態検出手段によつて第２のパルス信号の
状態変化が検出された時点で、第１のパルス信号
が第２の状態であるときに出力を発生する第２論
理ゲートと、 第１論理ゲートからの出力によつてセツトさ
れ、第２のパルス信号が第１の状態であるときに
リセツトされる第１フリツプフロツプと、 第２論理ゲートからの出力によつてセツトさ
れ、第１のパルス信号が第１の状態であるときに
リセツトされる第２フリツプフロツプとを含み、 前記第１フリツプフロツプは、第１のパルス信
号の位相が第２のパルス信号の位相より遅れてい
るときに信号を出力し、 前記第２フリツプフロツプは、第１のパルス信
号の位相が第２のパルス信号の位相より進んでい
るときに信号を出力することを特徴とする位相比
較回路である。 第４図は、本発明の一実施例の全体の構成を示
すブロツク図である。この実施例では、モータ５
によつてデイジタルオーデイオデイスク６が回転
駆動され、このデイジタルオーデイオデイスク６
からNRZI信号が読取られる。 第５図は、モータ５とデイジタルオーデイオデ
イスク６とを示す簡略化した斜視図である。デイ
ジタルオーデイオデイスク６に記録されている信
号は、検出素子７によつて読取られる。この検出
素子７は、アーム８に沿つてデイジタルオーデイ
オデイスク６の半径方向に移動することができ
る。検出素子７のデイジタルオーデイオデイスク
６に対する線速度を一定とするために、モータ５
の速度が変化される。検出素子７がデイジタルオ
ーデイオデイスク６の半径方向内方にあるときに
比べて半径方向外方にあるときには、モータ５
は、より低速度で駆動される。 デイジタルオーデイオデイスク６から検出素子
７によつて検出される信号は、NRZI信号であ
る。このNRZI信号のパルス端縁は、検出回路１
０によつて検出されて処理回路１１に与えられる
とともに、フエイズロツクループ周波数シンセサ
イザ１２に与えられる。 第６図はパルス端縁検出回路１０と位相比較回
路１３との具体的構成を示す電気回路図であり、
第７図はその動作を説明するための波形図であ
る。検出素子７からはデイジタルオーデイオデイ
スク６の読取動作によつて第７図１で示される
NRZI信号が導出される。パルス端縁検出回路１
０は、遅延回路１４と排他的論理和ゲート１５と
を含んで構成されている。遅延回路１４は、前記
NRZI信号を第７図２で示されるように遅延して
出力する。したがつて排他的論理和ゲート１５か
らは、前記NRZI信号のパルス端縁の発生時に、
すなわち立上がりおよび立下がり時に、第７図３
で示され、第２のパルスである変移パルスが導出
される。 一方、フエイズロツクループ周波数シンセサイ
ザ１２は、位相比較回路１３と、チヤージポンプ
１６と、ローパスフイルタ１７と、電圧制御型発
振回路１８とが縦属接続されて構成されている。
電圧制御型発振回路１８からは、第７図４で示さ
れ、第１のパルスである発振パルスが導出され、
ライン１９を介して位相比較回路１３の第１入力
端子２０ａに入力される。前記パルス端縁検出回
路１０からの変移パルスは、位相比較回路１３の
第２入力端子２０ｂに与えられる。 位相比較回路１３において、第１および第２入
力端子２０ａ，２０ｂからのパルスは、それぞれ
第１および第２微分回路２２，２３に与えられ
る。第１微分回路２２は、反転遅延回路２４と
ANDゲート２５とを含んで構成されている。し
たがつて前記第７図４で示される入力端子２０ａ
からの発振パルスは、反転遅延回路２４において
第７図５で示されるように位相が変化される。こ
れによつてANDゲート２５からは、第７図６で
示されるように、前記発振パルスを立上がり微分
した出力が導出される。 この第１微分回路２２からの出力は、第
1NANDゲート２８の一方の入力に与えられてお
り、該第1NANDゲート２８の他方の入力には、
前記変移パルスが入力されている。したがつて、
該第1NANDゲート２８は第７図７で示されるよ
うに、第２入力端子２０ｂに与えられる変移パル
スがハイレベルであつて、かつ第１入力端子２０
ａに与えられる発振パルスの立上がりが検出され
ると、負の微分パルスを第１フリツプフロツプ３
０のセツト端子に与える。 この第１フリツプフロツプ３０のリセツト端子
には、前記第２入力端子２０ｂからの変移パルス
が与えれており、したがつて第７図８で示される
ように、該変移パルスがハイレベルである期間
に、第1NANDゲート２８からの出力によつてセ
ツトされたセツト出力が、チヤージポンプ１６の
第１入力端子３２ａに入力される。 同様に第２微分回路２３は、反転遅延回路２６
とANDゲート２７とを含んで構成されており、
反転遅延回路２６によつて、前記第７図３で示さ
れる変移パルスは、第７図９で示されるように位
相が変化されており、したがつてANDゲート２
７からは第７図１０で示されるように、前記変移
パルスを立上がり微分した出力が導出され、第
2NANDゲート２９の一方の入力に与えられる。 第2NANDゲート２９の他方の入力には、前記
第７図４で示される発振パルスが入力されてい
る。したがつて該第2NANDゲート２９は、発振
パルスがハイレベルであつて、かつ変移パルスの
立下がりが検出されると、第７図１１で示される
ように負の微分パルスを発生し、第２フリツプフ
ロツプ３１のセツト端子に入力する。 第２フリツプフロツプ３１のリセツト端子に
は、発振パルスが入力されており、したがつて該
第２フリツプフロツプ３１からは、第７図１２で
示されるように、前記発振パルスがハイレベルで
ある期間に、第2NANDゲート２９からの出力に
よつてセツトされたセツト出力が導出され、チヤ
ージポンプ１６の第２入力端子３２ｂに与えられ
る。 したがつて、第７図において期間W1で示され
るように、第７図４で示される発振パルスの位相
が第７図３で示される変移パルスの位相よりも遅
れているときには、第１フリツプフロツプ３０か
らセツト出力が導出される。これに対して期間
W2で示されるように、発振パルスの位相が変移
パルスの位相よりも進んでいるときには、第２フ
リツプフロツプ３１からセツト出力が導出され
る。 チヤージポンプ１６は、２つの入力端子３２
ａ，３２ｂを有し、第１フリツプフロツプ３０の
セツト出力は入力端子３２ａに与えられる。第２
フリツプフロツプ３１からのセツト出力は、入力
端子３２ｂに与えられる。これらの第１フリツプ
フロツプ３０および第２フリツプフロツプ３１の
セツト出力波形は、前記の第７図８および第７図
１２にそれぞれ示されている。 チヤージポンプ１６は、入力端子３２ａ，３２
ｂに与えれるパルスに応答して、第１表に示され
るとおりの動作を行い、出力端子３３から信号を
導出する。第１および第２フリツプフロツプ３
０，３１のセツト出力がいずれもハイレベルにな
ることは起こり得ない。
サイザ等に用いられる位相比較回路に関する。 本発明の背景となるNRZI（Not Return to
Zero Indicating）信号について、第１図を参照
して説明する。第１図１に示されるNRZI信号
は、その立上がりおよび立下がりが論理「１」に
対応しており、ハイレベルおよびローレベルの接
続中は論理「０」に対応している。このような
NRZI信号は、第１図２に示される情報を表す信
号に基づいて発生される。NRZI信号を読取るた
めには、このNRZI信号から第１図３に示される
同期信号を得、この同期信号の各周期毎にNRZI
信号のレベルを検出し、そのレベルの変化がある
か否かを検出しなければならない。 第２図は、NRZI信号を受信し、同期信号を得
るための典型的な先行技術のブロツク図である。
同期信号の周波数はNRZI信号に含まれる周波数
成分の最小公倍数である。NRZI信号は、微分回
路１に入力されて微分され、バンドパスフイルタ
２によつて波される。この波されたバンドパ
スフイルタ２からの出力は、波形整形回路３によ
つて波形整形されて、第１図３で示されるような
矩形の同期信号が得られる。 第３図は、NRZI信号の周波数成分を示すグラ
フである。求めるべき同期信号の周波数成分1の
みを検出するために、バンドパスフイルタ２は周
波数1を含み周波数2〜3の通過帯域を有する。
バンドパスフイルタ２の周波数2〜3に亘る通過
帯域を広くすると、NRZI信号に含まれている残
余の周波数成分を誤検出するおそれがあり、した
がつてこの通過帯域はむやみに広くすることはで
きない。ところがNRZI信号の周波数成分の変動
が大きくなると、求めるべき同期信号の周波数1
がバンドパスフイルタ２の通過帯域から外れてし
まい、同期信号を得ることが不可能になつてしま
う。 本発明の目的は、NRZI信号のように同期周波
数の変動が激しいパルス信号に追従することがで
きる位相比較回路を提供することである。 本発明は、第１のパルス信号と第２のパルス信
号との位相を比較し、第１のパルス信号の位相を
第２のパルス信号に同期させるための出力を導出
する位相比較回路であつて、 前記第１のパルス信号が第１の状態から第２の
状態へ切換つたことを検出する第１状態検出手段
と、 前記第２のパルス信号が第１の状態から第２の
状態へ切換つたことを検出する第２状態検出手段
と、 第１状態検出手段によつて第１のパルス信号の
状態変化が検出された時点で、第２のパルス信号
が第２の状態であるときに出力を発生する第１論
理ゲートと、 第２状態検出手段によつて第２のパルス信号の
状態変化が検出された時点で、第１のパルス信号
が第２の状態であるときに出力を発生する第２論
理ゲートと、 第１論理ゲートからの出力によつてセツトさ
れ、第２のパルス信号が第１の状態であるときに
リセツトされる第１フリツプフロツプと、 第２論理ゲートからの出力によつてセツトさ
れ、第１のパルス信号が第１の状態であるときに
リセツトされる第２フリツプフロツプとを含み、 前記第１フリツプフロツプは、第１のパルス信
号の位相が第２のパルス信号の位相より遅れてい
るときに信号を出力し、 前記第２フリツプフロツプは、第１のパルス信
号の位相が第２のパルス信号の位相より進んでい
るときに信号を出力することを特徴とする位相比
較回路である。 第４図は、本発明の一実施例の全体の構成を示
すブロツク図である。この実施例では、モータ５
によつてデイジタルオーデイオデイスク６が回転
駆動され、このデイジタルオーデイオデイスク６
からNRZI信号が読取られる。 第５図は、モータ５とデイジタルオーデイオデ
イスク６とを示す簡略化した斜視図である。デイ
ジタルオーデイオデイスク６に記録されている信
号は、検出素子７によつて読取られる。この検出
素子７は、アーム８に沿つてデイジタルオーデイ
オデイスク６の半径方向に移動することができ
る。検出素子７のデイジタルオーデイオデイスク
６に対する線速度を一定とするために、モータ５
の速度が変化される。検出素子７がデイジタルオ
ーデイオデイスク６の半径方向内方にあるときに
比べて半径方向外方にあるときには、モータ５
は、より低速度で駆動される。 デイジタルオーデイオデイスク６から検出素子
７によつて検出される信号は、NRZI信号であ
る。このNRZI信号のパルス端縁は、検出回路１
０によつて検出されて処理回路１１に与えられる
とともに、フエイズロツクループ周波数シンセサ
イザ１２に与えられる。 第６図はパルス端縁検出回路１０と位相比較回
路１３との具体的構成を示す電気回路図であり、
第７図はその動作を説明するための波形図であ
る。検出素子７からはデイジタルオーデイオデイ
スク６の読取動作によつて第７図１で示される
NRZI信号が導出される。パルス端縁検出回路１
０は、遅延回路１４と排他的論理和ゲート１５と
を含んで構成されている。遅延回路１４は、前記
NRZI信号を第７図２で示されるように遅延して
出力する。したがつて排他的論理和ゲート１５か
らは、前記NRZI信号のパルス端縁の発生時に、
すなわち立上がりおよび立下がり時に、第７図３
で示され、第２のパルスである変移パルスが導出
される。 一方、フエイズロツクループ周波数シンセサイ
ザ１２は、位相比較回路１３と、チヤージポンプ
１６と、ローパスフイルタ１７と、電圧制御型発
振回路１８とが縦属接続されて構成されている。
電圧制御型発振回路１８からは、第７図４で示さ
れ、第１のパルスである発振パルスが導出され、
ライン１９を介して位相比較回路１３の第１入力
端子２０ａに入力される。前記パルス端縁検出回
路１０からの変移パルスは、位相比較回路１３の
第２入力端子２０ｂに与えられる。 位相比較回路１３において、第１および第２入
力端子２０ａ，２０ｂからのパルスは、それぞれ
第１および第２微分回路２２，２３に与えられ
る。第１微分回路２２は、反転遅延回路２４と
ANDゲート２５とを含んで構成されている。し
たがつて前記第７図４で示される入力端子２０ａ
からの発振パルスは、反転遅延回路２４において
第７図５で示されるように位相が変化される。こ
れによつてANDゲート２５からは、第７図６で
示されるように、前記発振パルスを立上がり微分
した出力が導出される。 この第１微分回路２２からの出力は、第
1NANDゲート２８の一方の入力に与えられてお
り、該第1NANDゲート２８の他方の入力には、
前記変移パルスが入力されている。したがつて、
該第1NANDゲート２８は第７図７で示されるよ
うに、第２入力端子２０ｂに与えられる変移パル
スがハイレベルであつて、かつ第１入力端子２０
ａに与えられる発振パルスの立上がりが検出され
ると、負の微分パルスを第１フリツプフロツプ３
０のセツト端子に与える。 この第１フリツプフロツプ３０のリセツト端子
には、前記第２入力端子２０ｂからの変移パルス
が与えれており、したがつて第７図８で示される
ように、該変移パルスがハイレベルである期間
に、第1NANDゲート２８からの出力によつてセ
ツトされたセツト出力が、チヤージポンプ１６の
第１入力端子３２ａに入力される。 同様に第２微分回路２３は、反転遅延回路２６
とANDゲート２７とを含んで構成されており、
反転遅延回路２６によつて、前記第７図３で示さ
れる変移パルスは、第７図９で示されるように位
相が変化されており、したがつてANDゲート２
７からは第７図１０で示されるように、前記変移
パルスを立上がり微分した出力が導出され、第
2NANDゲート２９の一方の入力に与えられる。 第2NANDゲート２９の他方の入力には、前記
第７図４で示される発振パルスが入力されてい
る。したがつて該第2NANDゲート２９は、発振
パルスがハイレベルであつて、かつ変移パルスの
立下がりが検出されると、第７図１１で示される
ように負の微分パルスを発生し、第２フリツプフ
ロツプ３１のセツト端子に入力する。 第２フリツプフロツプ３１のリセツト端子に
は、発振パルスが入力されており、したがつて該
第２フリツプフロツプ３１からは、第７図１２で
示されるように、前記発振パルスがハイレベルで
ある期間に、第2NANDゲート２９からの出力に
よつてセツトされたセツト出力が導出され、チヤ
ージポンプ１６の第２入力端子３２ｂに与えられ
る。 したがつて、第７図において期間W1で示され
るように、第７図４で示される発振パルスの位相
が第７図３で示される変移パルスの位相よりも遅
れているときには、第１フリツプフロツプ３０か
らセツト出力が導出される。これに対して期間
W2で示されるように、発振パルスの位相が変移
パルスの位相よりも進んでいるときには、第２フ
リツプフロツプ３１からセツト出力が導出され
る。 チヤージポンプ１６は、２つの入力端子３２
ａ，３２ｂを有し、第１フリツプフロツプ３０の
セツト出力は入力端子３２ａに与えられる。第２
フリツプフロツプ３１からのセツト出力は、入力
端子３２ｂに与えられる。これらの第１フリツプ
フロツプ３０および第２フリツプフロツプ３１の
セツト出力波形は、前記の第７図８および第７図
１２にそれぞれ示されている。 チヤージポンプ１６は、入力端子３２ａ，３２
ｂに与えれるパルスに応答して、第１表に示され
るとおりの動作を行い、出力端子３３から信号を
導出する。第１および第２フリツプフロツプ３
０，３１のセツト出力がいずれもハイレベルにな
ることは起こり得ない。
【表】
チヤージポンプ１６の出力端子３３から信号
は、ローパスフイルタ１７を介して電圧制御型発
振回路１８に与えれる。前述の期間W2で示され
るように、位相比較回路１３の一方の入力端子２
０ａに与えられる発振パルスの位相が、第２入力
端子２０ｂに与えられる変移パルスよりも進み位
相であるときには、第２フリツプフロツプ３１か
ら入力端子３２ｂに第７図１２で示されるセツト
出力が与えられる。 これによつて、チヤージポンプ１６の出力端子
３３は接地レベルとなり、ローパスフイルタ１７
から電圧制御型発振回路１８に与えられる信号の
レベルは低くなる。そのため電圧制御型発振回路
１８の発振周波数は低くなるように変化する。こ
うして、発振パルスと変移パルスとの位相が一致
する。 また、前述の期間W1で示されるように、発振
パルスが変移パルスに比べて遅れ位相であるとき
には、位相比較回路１３の第１フリツプフロツプ
３０から第７図８で示されるセツト出力が与えら
れる。これによつてチヤージポンプ１６は出力端
子３３に正の電圧＋V1を発生する。そのため、
ローパスフイルタ１７から電圧制御型発振回路１
８に与えられる信号のレベルは高くなる。 電圧制御型発振回路１８は、入力される信号の
レベルが高くなることによつて発振周波数を高く
変化し、これによつて発振パルスと変移パルスと
の位相が一致する。このようにして、位相比較回
路１３の第１入力端子２０ａに与えられる発振パ
ルスと、第２入力端子２０ｂに与えられる変移パ
ルスとの位相が一致して、フエイズロツクループ
周波数シンセサイザ１２のロツクが達成される。 このような電圧制御型発振回路１８からの発振
パルスはまた、ライン３４を介して処理回路１１
に与えられる。処理回路１１は、電圧制御型発振
回路１８からの発振パルスを同期信号として用
い、NRZI信号の表すデジタル情報をデコードす
る。 位相比較回路４０の第１入力端子４１ａには、
基準周波数信号発生回路４２からの基準周波数信
号が与えられる。この基準周波数信号発生回路４
２は、水晶発振子４３を有し、一定の安定した周
波数を有する信号を導出する。位相比較回路４０
の他方の入力端子４１ｂには、フエイズロツクル
ープ周波数シンセサイザ１２の電圧制御型発振回
路１８からの発振出力が与えられる。位相比較回
路４０は、前述の位相比較回路１３と同様な構成
を有し、前述のチヤージポンプ１６と同様な構成
を有するチヤージポンプ４５の入力端子４４ａ，
４４ｂに出力を与える。位相比較回路４０および
チヤージポンプ４５に関連する添字ａ，ｂは、前
述の位相比較回路１３およびチヤージポンプ１６
にそれぞれ対応する。 チヤージポンプ４５からの出力は、ローパスフ
イルタ４６に与えられる。このローパスフイルタ
４６からの出力は、本件モータ駆動装置の動作の
安定化を図るための位相補償回路４７を介して、
切換スイツチ４８の一方の個別接点４９に与えら
れる。切換スイツチ４８の他方の個別接点５０
は、可変抵抗５１の摺動端子５３に接続される。
切換スイツチ４８の共通接点５４からの出力は、
駆動回路５５に与えられる。 電圧制御型発振回路１８の発振周波数が低くな
ると、位相比較回路４０は、チヤージポンプ４５
の入力端子４４ａに接地レベルの電位を与える。
これによつてローパスフイルタ４６、位相補償回
路４７および切換スイツチ４８を介して駆動回路
５５に与えられる信号のレベルは高くなる。駆動
回路５５は、切換スイツチ４８から該駆動回路５
５に与えられる信号のレベルが低くなつたとき、
モータ５を低速度で駆動し、切換スイツチ４８か
ら駆動回路５５に与えられる信号のレベルが高く
なると、それに応じてモータ５を高速度で駆動す
る。 同期検出回路６０は、電圧制御型発振回路１８
からの出力と基準周波数信号発生回路４２からの
出力とを受信し、同期が行われているかどうかを
検出する。同期検出回路６０からの出力は、制御
回路６１に与えられる。この制御回路６１は、同
期がとれているとき切換には、スイツチ４８の共
通接点５４を個別接点４９に導通する。同期がと
れていないときには、制御回路６１は切換スイツ
チ４８の共通接点５４を個別接点５０に導通す
る。 可変抵抗５１の一方の固定端子６２は接地され
ており、他方の固定端子６３には正電圧＋V2が
印加される。摺動端子５３は、検出素子７がデイ
ジタルオーデイオデイスク７の中心に変位すると
き、接地されている固定端子６２側に変位し、検
出素子７がデイジタルオーデイオデイスク６の半
径方向外方に移動するにつれてその検出素子７に
連動して摺動端子５３が固定端子６２側に移動す
る。 このようにして、検出素子７がデイジタルオー
デイオデイスク６の半径方向内方にあるときには
摺動端子５３からは低電圧が導出され、半径方向
外方にあるときには高電圧が導出される。切換ス
イツチ４８の共通接点５４が個別接点５０に導通
している状態では、駆動回路５５は可変抵抗５１
からの出力に応答して、検出素子７の位置にかか
わらず線速度が一定となるようにモータ５を駆動
する。 モータ５の始動初期では、フエイズロツクルー
プ周波数シンセサイザ１２の同期は得られず、し
たがつて同期検出回路６０は制御回路６１によつ
て切換スイツチ４８の共通接点５４を個別接点５
０に導通させる。これによつてモータ５は定常的
な運転に達することができる。 モータ５が定常的な運転に達した後において
は、フエイズロツクループ周波数シンセサイザ１
２は正確なロツク状態を達成することができる。
このとき、同期検出回路６０は同期検出信号を導
出する。これによつて制御回路６１は、切換スイ
ツチ４８の共通接点５４を個別接点４９に切換え
て導通する。 このようにして、検出素子７が検出しているデ
イジタルオーデイオデイスク６の位置において、
基準周波数信号発生回路４２の発振周波数に対応
した一定の線速度が得られるように、モータ５が
駆動される。またこれによつて得られるNRZI信
号の読取りのための同期信号は、前述のようにフ
エイズロツクループ周波数シンセサイザ１２によ
つて常に正確に検出される。 以上のように本発明によれば、NRZI信号のよ
うに周波数成分が大きく変動するパルス信号か
ら、その同期信号を誤りなく正確に検出すること
が可能になる。 また本発明によれば、比較すべきパルス端部が
２入力信号の両方に存在したときに比較する構成
となつているので、周期的な「１」、「０」信号が
入力されるのではなく、「１」あるいは「０」が
連続して入力されることもあるNRZI信号のよう
な信号にも問題なく適用することができる。 さらにまた本発明による位相比較回路は、電圧
制御発振器からの第１のパルス信号である発振パ
ルスと、外部からの第２パルス信号である変移パ
ルスとのロツクが達成され、２つのパルス信号の
位相が一致する状態になると、第１および第２フ
リツプフロツプは信号を発生しない。しがたつ
て、位相比較回路からの信号によつて制御される
電圧制御発振器は、発振周波数がそのロツク状態
において変化せず、動作を安定にすることができ
る。さらにロツク状態においては、位相比較回路
からの信号のノイズとなつて近接する半導体回路
に誤動作を生じさせるおそれも少なくすることが
できる。
は、ローパスフイルタ１７を介して電圧制御型発
振回路１８に与えれる。前述の期間W2で示され
るように、位相比較回路１３の一方の入力端子２
０ａに与えられる発振パルスの位相が、第２入力
端子２０ｂに与えられる変移パルスよりも進み位
相であるときには、第２フリツプフロツプ３１か
ら入力端子３２ｂに第７図１２で示されるセツト
出力が与えられる。 これによつて、チヤージポンプ１６の出力端子
３３は接地レベルとなり、ローパスフイルタ１７
から電圧制御型発振回路１８に与えられる信号の
レベルは低くなる。そのため電圧制御型発振回路
１８の発振周波数は低くなるように変化する。こ
うして、発振パルスと変移パルスとの位相が一致
する。 また、前述の期間W1で示されるように、発振
パルスが変移パルスに比べて遅れ位相であるとき
には、位相比較回路１３の第１フリツプフロツプ
３０から第７図８で示されるセツト出力が与えら
れる。これによつてチヤージポンプ１６は出力端
子３３に正の電圧＋V1を発生する。そのため、
ローパスフイルタ１７から電圧制御型発振回路１
８に与えられる信号のレベルは高くなる。 電圧制御型発振回路１８は、入力される信号の
レベルが高くなることによつて発振周波数を高く
変化し、これによつて発振パルスと変移パルスと
の位相が一致する。このようにして、位相比較回
路１３の第１入力端子２０ａに与えられる発振パ
ルスと、第２入力端子２０ｂに与えられる変移パ
ルスとの位相が一致して、フエイズロツクループ
周波数シンセサイザ１２のロツクが達成される。 このような電圧制御型発振回路１８からの発振
パルスはまた、ライン３４を介して処理回路１１
に与えられる。処理回路１１は、電圧制御型発振
回路１８からの発振パルスを同期信号として用
い、NRZI信号の表すデジタル情報をデコードす
る。 位相比較回路４０の第１入力端子４１ａには、
基準周波数信号発生回路４２からの基準周波数信
号が与えられる。この基準周波数信号発生回路４
２は、水晶発振子４３を有し、一定の安定した周
波数を有する信号を導出する。位相比較回路４０
の他方の入力端子４１ｂには、フエイズロツクル
ープ周波数シンセサイザ１２の電圧制御型発振回
路１８からの発振出力が与えられる。位相比較回
路４０は、前述の位相比較回路１３と同様な構成
を有し、前述のチヤージポンプ１６と同様な構成
を有するチヤージポンプ４５の入力端子４４ａ，
４４ｂに出力を与える。位相比較回路４０および
チヤージポンプ４５に関連する添字ａ，ｂは、前
述の位相比較回路１３およびチヤージポンプ１６
にそれぞれ対応する。 チヤージポンプ４５からの出力は、ローパスフ
イルタ４６に与えられる。このローパスフイルタ
４６からの出力は、本件モータ駆動装置の動作の
安定化を図るための位相補償回路４７を介して、
切換スイツチ４８の一方の個別接点４９に与えら
れる。切換スイツチ４８の他方の個別接点５０
は、可変抵抗５１の摺動端子５３に接続される。
切換スイツチ４８の共通接点５４からの出力は、
駆動回路５５に与えられる。 電圧制御型発振回路１８の発振周波数が低くな
ると、位相比較回路４０は、チヤージポンプ４５
の入力端子４４ａに接地レベルの電位を与える。
これによつてローパスフイルタ４６、位相補償回
路４７および切換スイツチ４８を介して駆動回路
５５に与えられる信号のレベルは高くなる。駆動
回路５５は、切換スイツチ４８から該駆動回路５
５に与えられる信号のレベルが低くなつたとき、
モータ５を低速度で駆動し、切換スイツチ４８か
ら駆動回路５５に与えられる信号のレベルが高く
なると、それに応じてモータ５を高速度で駆動す
る。 同期検出回路６０は、電圧制御型発振回路１８
からの出力と基準周波数信号発生回路４２からの
出力とを受信し、同期が行われているかどうかを
検出する。同期検出回路６０からの出力は、制御
回路６１に与えられる。この制御回路６１は、同
期がとれているとき切換には、スイツチ４８の共
通接点５４を個別接点４９に導通する。同期がと
れていないときには、制御回路６１は切換スイツ
チ４８の共通接点５４を個別接点５０に導通す
る。 可変抵抗５１の一方の固定端子６２は接地され
ており、他方の固定端子６３には正電圧＋V2が
印加される。摺動端子５３は、検出素子７がデイ
ジタルオーデイオデイスク７の中心に変位すると
き、接地されている固定端子６２側に変位し、検
出素子７がデイジタルオーデイオデイスク６の半
径方向外方に移動するにつれてその検出素子７に
連動して摺動端子５３が固定端子６２側に移動す
る。 このようにして、検出素子７がデイジタルオー
デイオデイスク６の半径方向内方にあるときには
摺動端子５３からは低電圧が導出され、半径方向
外方にあるときには高電圧が導出される。切換ス
イツチ４８の共通接点５４が個別接点５０に導通
している状態では、駆動回路５５は可変抵抗５１
からの出力に応答して、検出素子７の位置にかか
わらず線速度が一定となるようにモータ５を駆動
する。 モータ５の始動初期では、フエイズロツクルー
プ周波数シンセサイザ１２の同期は得られず、し
たがつて同期検出回路６０は制御回路６１によつ
て切換スイツチ４８の共通接点５４を個別接点５
０に導通させる。これによつてモータ５は定常的
な運転に達することができる。 モータ５が定常的な運転に達した後において
は、フエイズロツクループ周波数シンセサイザ１
２は正確なロツク状態を達成することができる。
このとき、同期検出回路６０は同期検出信号を導
出する。これによつて制御回路６１は、切換スイ
ツチ４８の共通接点５４を個別接点４９に切換え
て導通する。 このようにして、検出素子７が検出しているデ
イジタルオーデイオデイスク６の位置において、
基準周波数信号発生回路４２の発振周波数に対応
した一定の線速度が得られるように、モータ５が
駆動される。またこれによつて得られるNRZI信
号の読取りのための同期信号は、前述のようにフ
エイズロツクループ周波数シンセサイザ１２によ
つて常に正確に検出される。 以上のように本発明によれば、NRZI信号のよ
うに周波数成分が大きく変動するパルス信号か
ら、その同期信号を誤りなく正確に検出すること
が可能になる。 また本発明によれば、比較すべきパルス端部が
２入力信号の両方に存在したときに比較する構成
となつているので、周期的な「１」、「０」信号が
入力されるのではなく、「１」あるいは「０」が
連続して入力されることもあるNRZI信号のよう
な信号にも問題なく適用することができる。 さらにまた本発明による位相比較回路は、電圧
制御発振器からの第１のパルス信号である発振パ
ルスと、外部からの第２パルス信号である変移パ
ルスとのロツクが達成され、２つのパルス信号の
位相が一致する状態になると、第１および第２フ
リツプフロツプは信号を発生しない。しがたつ
て、位相比較回路からの信号によつて制御される
電圧制御発振器は、発振周波数がそのロツク状態
において変化せず、動作を安定にすることができ
る。さらにロツク状態においては、位相比較回路
からの信号のノイズとなつて近接する半導体回路
に誤動作を生じさせるおそれも少なくすることが
できる。
第１図は本発明の背景となるNRZI信号を説明
するための波形図、第２図は先行技術のブロツク
図、第３図はNRZI信号の同期信号を得るための
説明をするグラフ、第４図は本発明の一実施例の
全体の構成を示すブロツク図、第５図はモータ５
とデイジタルオーデイオデイスク６とを示す斜視
図、第６図はパルス端縁検出回路１０と位相比較
回路１３との具体的な構成を示すブロツク図、第
７図はパルス端縁検出回路１０および位相比較回
路１３の動作を説明するための波形図である。 ５……モータ、６……デイジタルオーデイオデ
イスク、７……検出端子、１０……パルス端縁検
出回路、１１……処理回路、１２……フエイズロ
ツクループ周波数シンセサイザ、１３，４０……
位相比較回路、１６，４５……チヤージポンプ、
１７，４６……ローパスフイルタ、１８……電圧
制御型発振回路、２０ａ……第１入力端子、２０
ｂ……第２入力端子、２２……第１微分回路、２
３……第２微分回路、２８……第1NANDゲー
ト、２９……第2NANDゲート、３０……第１フ
リツプフロツプ、３１……第２フリツプフロツ
プ、４７……位相補償回路、４８……切換スイツ
チ、５１……可変抵抗、６０……同期検出回路、
６１……制御回路。
するための波形図、第２図は先行技術のブロツク
図、第３図はNRZI信号の同期信号を得るための
説明をするグラフ、第４図は本発明の一実施例の
全体の構成を示すブロツク図、第５図はモータ５
とデイジタルオーデイオデイスク６とを示す斜視
図、第６図はパルス端縁検出回路１０と位相比較
回路１３との具体的な構成を示すブロツク図、第
７図はパルス端縁検出回路１０および位相比較回
路１３の動作を説明するための波形図である。 ５……モータ、６……デイジタルオーデイオデ
イスク、７……検出端子、１０……パルス端縁検
出回路、１１……処理回路、１２……フエイズロ
ツクループ周波数シンセサイザ、１３，４０……
位相比較回路、１６，４５……チヤージポンプ、
１７，４６……ローパスフイルタ、１８……電圧
制御型発振回路、２０ａ……第１入力端子、２０
ｂ……第２入力端子、２２……第１微分回路、２
３……第２微分回路、２８……第1NANDゲー
ト、２９……第2NANDゲート、３０……第１フ
リツプフロツプ、３１……第２フリツプフロツ
プ、４７……位相補償回路、４８……切換スイツ
チ、５１……可変抵抗、６０……同期検出回路、
６１……制御回路。
Claims (1)
- 【特許請求の範囲】 １ 第１のパルス信号と第２のパルス信号との位
相を比較し、第１のパルス信号の位相を第２のパ
ルス信号に同期させるための出力を導出する位相
比較回路１３であつて、 前記第１のパルス信号が第１の状態Ｌから第２
の状態Ｈへ切換つたことを検出する第１状態検出
手段２２と、 前記第２のパルス信号が第１の状態Ｌから第２
の状態Ｈへ切換つたことを検出する第２状態検出
手段２３と、 第１状態検出手段２２によつて第１のパルス信
号の状態変化が検出された時点で、第２のパルス
信号が第２の状態Ｈであるときに出力を発生する
第１論理ゲート２８と、 第２状態検出手段２３によつて第２のパルス信
号の状態変化が検出された時点で、第１のパルス
信号が第２の状態Ｈであるときに出力を発生する
第２論理ゲート２９と、 第１論理ゲート２８からの出力によつてセツト
され、第２のパルス信号が第１の状態Ｌであると
きにリセツトされる第１フリツプフロツプ３０
と、 第２論理ゲート２９からの出力によつてセツト
され、第１のパルス信号が第１の状態Ｌであると
きにリセツトされる第２フリツプフロツプ３１と
を含み、 前記第１フリツプフロツプ３０は、第１のパル
ス信号の位相が第２のパルス信号の位相より遅れ
ているときに信号を出力し、 前記第２フリツプフロツプ３１は、第１のパル
ス信号の位相が第２のパルス信号の位相より進ん
でいるときに信号を出力することを特徴とする位
相比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57047854A JPS58164326A (ja) | 1982-03-24 | 1982-03-24 | フエイズロツクル−プ周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57047854A JPS58164326A (ja) | 1982-03-24 | 1982-03-24 | フエイズロツクル−プ周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58164326A JPS58164326A (ja) | 1983-09-29 |
| JPH0456493B2 true JPH0456493B2 (ja) | 1992-09-08 |
Family
ID=12786950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57047854A Granted JPS58164326A (ja) | 1982-03-24 | 1982-03-24 | フエイズロツクル−プ周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58164326A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2941284B2 (ja) * | 1988-04-27 | 1999-08-25 | 株式会社日立製作所 | 読み出し／書き込み回路 |
| JP2788797B2 (ja) * | 1991-06-13 | 1998-08-20 | 日本電気株式会社 | 位相同期ループ回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5850054B2 (ja) * | 1978-01-13 | 1983-11-08 | 沖電気工業株式会社 | Ｐｌｌ回路 |
| JPS55154808A (en) * | 1979-05-22 | 1980-12-02 | Mitsubishi Electric Corp | Phase difference detecting circuit |
-
1982
- 1982-03-24 JP JP57047854A patent/JPS58164326A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58164326A (ja) | 1983-09-29 |
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