JPH0457109B2

JPH0457109B2 -

Info

Publication number: JPH0457109B2
Application number: JP59079682A
Authority: JP
Inventors: Takashi Morie; Kazushige Minegishi; Ban Nakajima
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1984-04-19
Filing date: 1984-04-19
Publication date: 1992-09-10
Also published as: JPS60223153A; EP0171131A1; DE3573046D1; US4645564A; EP0171131B1

Description

【発明の詳細な説明】本発明の分野本発明は、MIS型キヤパシタを有する半導体装
置の製法に関する。

本発明の背景 MIS型キヤパシタを有する半導体装置として、
従来、そのMIS型キヤパシタが、第１図を伴なつ
て次に述べる構成を有するものが提案されてい
る。

すなわち、MIS型キヤパシタが、第１図で全体
としてＵで示している次の構成を有する。

例えばMIS型トランジスタ（図示せず）などを
構成しているＰ型半導体基板１内に、その主面２
側から比較的深い溝３が形成されている。

そして、その溝３の内面４上及び半導体基板１
の主面２上に、誘電性絶縁層５が連続延長して形
成されている。

また、誘電性絶縁層５上に導電性層６が形成さ
れている。

以上が、従来提案されているMIS型キヤパシタ
を有する半導体装置の構成である。

このような構成を有する従来のMIS型キヤパシ
タを有する半導体装置によれば、その第１図に示
すMIS型キヤパシタＵが、半導体基板１及び導電
性層６を対電極、誘電性絶縁層５を誘電体層とし
ているキヤパシタを構成していることは明らかで
あり、従つて、キヤパシタとしての機能を呈す
る。

また、第１図に示すMIS型キヤパシタＵによれ
ば、その半導体基板１及び導電性層６間に、導電
性層６側を正とする電圧を印加すれば、半導体基
板１の主面２側にＮ型反転層７が形成される。こ
のため、このようにＮ型反転層７が形成されてい
る状態で、そのＮ型反転層７に、それと隣接して
いる半導体基板１に形成されているMIS型トラン
ジスタを通じて電荷を蓄積させることができる。

従つて、第１図に示すMIS型キヤパシタＵを有
する半導体装置によれば、これを用いてMIS型キ
ヤパシタを電荷蓄積素子とする例えばランダムア
クセスメモリ回路を構成することができる。

ところで、第１図に示すMIS型キヤパシタＵ
は、一方の電極としての半導体基板１が溝３を有
し、そして、誘電体層としての誘電性絶縁層５が
溝３の内面に延長し、また、他方の電極としての
導電性層６が、誘電性絶縁層５の溝３の内面に延
長している領域上に延長している構成を有してい
る。

このため、第１図に示すMIS型キヤパシタＵ
は、第１図で上述した構成において、半導体基板
１に溝３が形成されていないことを除いて、第１
図で上述したと同様の構成を有するMIS型キヤパ
シタに比し、小さな半導体基板１に占める面積
で、後者のMIS型キヤパシタと同じキヤパシタン
スを得ることができる。

従つて、第１図に示すMIS型キヤパシタＵを有
する半導体装置によれば、それを、第１図で上述
した構成において、その半導体基板１に溝３が形
成されていないことを除いて、第１図で上述した
と同様の構成を有するMIS型キヤパシタを有する
半導体装置に比し、小型密実に構成することがで
きる、という特徴を有する。

しかしながら、第１図に示すMIS型キヤパシタ
Ｕの場合、溝３の側面上端部と、半導体基板１の
主面２の溝３の側面上端部に連続している溝側端
部とによる面部が、直角に折曲つている面部すな
わち、弧面でない面部８になつているとともに、
溝３の側面下端部と、溝３の底面の溝３の側面に
連続している側面側端部とによる面部も、同様
に、直角に折曲つている面部９になつている。こ
のため、上述した面部８及び９において、電界が
集中する。

従つて、第１図に示すMIS型キヤパシタＵの場
合、半導体基板１と導電性層６との間でみた絶縁
破壊電圧が、第１図で上述した構成において、そ
の半導体基板１に溝３が形成されていないことを
除いて、第１図で上述したと同様の構成を有する
MIS型キヤパシタに比し、低い、という欠点を有
していた。

また、第１図に示すMIS型キヤパシタＵの場
合、上述したように、半導体基板１と導電性層６
との間に電圧を印加して、半導体基板１の主面２
側にＮ型反転層７を形成した状態で、そのＮ型反
転層７に、それと隣接している半導体基板１に形
成されているMIS型トランジスタを通じて電荷を
蓄積させることができるが、この場合、いま述べ
たように、半導体基板１と導電性層６との間に電
圧を印加させる必要がある。

このため、第１図に示すMIS型キヤパシタの場
合、上述したように電荷を蓄積させるために、半
導体基板１と導電性層６との間に電圧を印加させ
るための電源を、別途必要とする、という欠点を
有していた。

さらに、第１図に示すMIS型キヤパシタの場
合、誘電性絶縁層５上に延長している電極として
の導電性層６は、その外面が、溝３上の部におい
ても、略々半導体基板１の主面２と平行に延長し
ていて、段差を有していないものとして形成され
ている。しかしながら、溝３を、ホトリソグラフ
イ法によつて形成するとしても、その幅が一般に
1μｍ以下のように小なるものに形成することが
困難であることから、また、電極としての導電性
層６を、不純物のドープされた多結晶シリコン、
モリブデン、タングステン、アルミニウムなどの
金属で形成したとしても、その厚さが0.5μｍ以上
になるように形成することが困難であることか
ら、電極としての導電性層６を、上述したよう
に、外面に段差を有しないものとして形成する場
合、導電性層６になる導電性層の複数を積層する
必要がある。

このため、第１図に示すMIS型キヤパシタの場
合、それを製造するのが容易でない、という欠点
を有していた。

よつて、本発明は上述した欠点のないMIS型キ
ヤパシタを有する半導体装置の製法を提案せんと
するものである。

本願第１番目の発明によるMIS型キヤパシタを
有する半導体装置の製法は、（）所定の導電型
を有する半導体基板内に、その主面側から第１の
溝を形成する工程と、（）その溝の内面上及び
上記半導体基板の主面上に、堆積法によつて、(a)
上記第１の溝に対応している第２の溝を形成して
いるとともに、(b)上記第１の溝の側面上端部と、
上記半導体基板の主面の上記第１の溝の側面上端
部に連続している上記第１の溝側の端部とによる
第１の面部に対応している面部を円弧状の第１の
曲り面部としている外面を有し、且つ(c)半導体基
板と同じ、またはそれとは逆の導電型を有する第
１の半導体層を、連続延長して形成する工程と、
（）上記第１の半導体層に対するエツチング処
理を含む処理によつて、上記第１の半導体層か
ら、(a)上記第１の溝の内面上及び上記半導体基板
の主面上に、上記第１の溝に対応している第３の
溝を形成して連続延長しているとともに、(b)上記
第１の曲り面部に対応している面部を円弧状の第
２の曲り面部とし、且つ第１の溝の側面下端部
と、上記第１の溝の底面の上記第１の溝の側面に
連続している上記第１の溝の側面側と端部とによ
る第２の面部に対応している面部を、円弧状の第
３の曲り面部としている外面を有する第２の半導
体層を形成する工程と、（）上記第２の半導体
層上に、誘電性絶縁層を形成する工程と、（）
上記誘電性絶縁層上に導電性層を形成する工程と
を有する。

このような本願第１番目の発明によるMIS型キ
ヤパシタを有する半導体装置の製法によつて得ら
れるMIS型キヤパシタを有する半導体装置は、第
１図で上述した従来のMIS型キヤパシタを有する
半導体装置の場合と同様に、所定の導電型を有す
る半導体基板内に、その主面側から溝が形成さ
れ、その溝の内面上及び上記半導体基板の主面上
に、誘電性絶縁層が連続延長して形成され、上記
誘電性絶縁層上に導電性層が形成されている構成
を、MIS型キヤパシタとして有している。

しかしながら、そのMIS型キヤパシタが、上記
半導体基板内に形成された上記第１の溝の内面及
び上記半導体基板の主面と、上記誘電性絶縁層と
の間に介挿延長している、上記半導体基板と同
じ、またはそれとは逆の導電型を有する第２の半
導体層を有し、そして、その第２の半導体層が、
上記第１の溝の側面上端部と、上記半導体基板の
主面の上記溝の側面上端部に連続している上記第
１の溝側の端部とによる第１の面部に対応してい
る面部を、円弧状の第２の曲り面部とし、且つ上
記第１の溝の側面下端部と上記第１の溝の底面の
上記第１の溝の側面に連続している上記第１の溝
の側面側の端部とによる第２の面部に対応してい
る面部を、円弧状の第３の曲り面部としている外
面を有している。

このため、本願第１番目の発明によるMIS型キ
ヤパシタを有する半導体装置の製法によつて得ら
れるMIS型キヤパシタを有する半導体装置は、
MIS型キヤパシタを構成している第２の半導体層
の外面に、直角に折曲つた面部を有していないの
で、MIS型キヤパシタの半導体基板と導電性層と
の間でみた絶縁破壊電圧が、第１図で上述した従
来のMIS型キヤパシタを有する半導体装置におけ
るMIS型キヤパシタに比し高い、という特徴を有
する。

また、MIS型キヤパシタが第２の半導体層を有
しているので、MIS型キヤパシタの半導体基板を
Ｐ型、第２の半導体層をＮ型にすることによつ
て、そのＮ型の第２の半導体層が、第１図で上述
した従来のMIS型キヤパシタを有する半導体装置
におけるMIS型キヤパシタにおいて、その半導体
基板と導電性層との間に電圧を印加することによ
つて半導体基板の誘電性絶縁層側に形成されるＮ
型反転層として作用する。

このため、Ｎ型の第２の半導体層に、それと隣
接している半導体基板に形成されているMISトラ
ンジスタを通じて、第１図で上述した従来のMIS
型キヤパシタを有する半導体装置におけるMIS型
キヤパシタの場合と同様に、電荷を蓄積させるこ
とができる。ただし、この場合、半導体基板と導
電性層との間に、第１図で上述した従来のMIS型
キヤパシタを有する半導体装置におけるMIS型キ
ヤパシタの場合のように電圧を印加させる、とい
う必要がない。

従つて、本願第１番目の発明によるMIS型キヤ
パシタを有する半導体装置の製法によつて得られ
るMIS型キヤパシタを有する半導体装置によれ
ば、そのMIS型キヤパシタに電荷を蓄積させるた
めに、半導体基板と導電性層との間に電圧を印加
させるための電源を、別途必要としない、という
特徴を有する。

以上のことから、本願第１番目の発明による
MIS型キヤパシタを有する半導体装置の製法によ
れば、上述した特徴を有するMIS型キヤパシタを
有する半導体装置を、容易に製造することができ
る。

また、本願第１番目の発明によるMIS型キヤパ
シタを有する半導体装置の製法によれば、半導体
基板に形成され第１の溝の内面上及び半導体基板
の主面上に連続延長している第２の半導体層を形
成し、そして、その第２の半導体層上に誘電体絶
縁層を介して導電性層を形成している。この場
合、第２の半導体層は、半導体基板に形成された
第１の溝に対応している第３の溝を形成してお
り、その第３の溝は、第２の半導体層の厚さを大
にすることによつて、半導体基板に形成された溝
に比し十分小さな幅を有するものとすることがで
きる。

従つて、本願第１番目の発明によるMIS型キヤ
パシタを有する半導体装置の製法によれば、その
MIS型キヤパシタを構成している導電性層を、複
数の導電性層を積層して形成する必要なしに、す
なわち、１枚の導電性層を形成するだけで、外面
に段差を有しないものとして、容易に形成するこ
とができる、という特徴を有する。

また、本願第２番目の発明によるMIS型キヤパ
シタを有する半導体装置の製法は、（）所定の
導電型を有する半導体基板内に、その主面側から
第１の溝を形成する工程と、（）その第１の溝
の内面上及び半導体基板の主面上に、堆積法によ
つて、(a)上記第１の溝３に対応している第２の溝
を形成しているとともに、(b)上記第１の溝の側面
の上端部と、上記半導体基板の主面の上記第１の
溝の側面の上端部に連続している上記第１の溝側
の端部とによる第１の面部に対応している面部
を、円弧状の第１の曲り面部としている外面を有
し、且つ上記半導体基板と同じ、またはそれとは
逆の導電型を有する第１の半導体層を、連続延長
して形成する工程と、（）上記第１の半導体層
及び上記半導体基根に対するエツチング処理を含
む処理によつて、(イ)第１の半導体層から、上記半
導体基板１の主面２上には延長していないが、上
記第１の溝の側面上に延長しているとともに、上
記第１の面部に対応している面部を、円弧状の第
２の曲り面部としている外面を有する第２の半導
体層を形成するとともに、(ロ)上記半導体基板１内
に、(a)上記第１の溝の底面側から、その底面の上
記第２の半導体層下以外の面部と略々同じ面積の
開口を有して上記第１の溝に連通しているととも
に、(b)側面下端部と、底面の側面に連続している
側面側の端部とによる面部を、円弧状の第３の曲
り面部としている内面を有し、且つ(c)上記第１の
溝に比し十分浅い凹所を形成する工程と、（）
上記半導体基板の主面上、上記第２の半導体層上
及び凹所の内面上に、誘電性絶縁層を、連続延長
して形成する工程と、（）誘電性絶縁層上に、
導電性層を形成する工程とを有している。

このような本願第２番目の発明によるMIS型キ
ヤパシタを有する半導体装置の製法によつて得ら
れるMIS型キヤパシタを有する半導体装置は、第
１図で上述した従来のMIS型キヤパシタを有する
半導体装置の場合と同様に、所定の導電型を有す
る半導体基板内に、その主面側から第１の溝が形
成され、その第１の溝の内面上及び半導体基板の
主面上に、誘電性絶縁層が連続延長して形成さ
れ、誘電性絶縁層上に導電性層が形成されている
構成を、MIS型キヤパシタとして有している。

しかしながら、そのMIS型キヤパシタが、半導
体基板に形成された第１の溝の側面と誘電性絶縁
層との間に介挿している、半導体基板と同じ、ま
たはそれとは逆の導電型を有する第２の半導体層
を有し、そして、その第２の半導体層が、第１の
溝の側面上端部と、半導体基板の主面の第１の溝
の側面上端部に連続している第１の溝側の端部と
による第１の面部に対応している面部を円弧状の
第２の曲り面部としている外面を有しており、ま
た、半導体基板内に、第１の溝の底面側から半導
体層下以外の面部と略々同じ面積の開口を有して
溝に連通している第１の溝に比し十分浅い凹所が
形成され、この場合、凹所が、その側面下端部
と、凹所の底面の上記凹所の側面に連続している
側面側端部とによる面部を第３の曲り面部として
いる内面を有している。

このため、本願第２番目の発明によるMIS型キ
ヤパシタを有する半導体装置の製法によつて得ら
れるMIS型キヤパシタを有する半導体装置は、
MIS型キヤパシタを構成している第２の半導体層
の外面及び半導体基板の凹所の内面に、直角に折
曲つた面部を有していないので、本願第１番目の
発明によるMIS型キヤパシタを有する半導体装置
の製法によつて得られるMIS型キヤパシタを有す
る半導体装置の場合と同様に、MIS型キヤパシタ
の半導体基板と導電性層との間でみた絶縁破壊電
圧が、第１図で上述した従来のMIS型キヤパシタ
を有する半導体装置におけるMIS型キヤパシタに
比し高い、という特徴を有する。

以上のことから、本願第２番目の発明による
MIS型キヤパシタを有する半導体装置の製法も、
本願第１番目の発明によるMIS型キヤパシタを有
する半導体装置の製法の場合と同様に、上述した
特徴を有するMIS型キヤパシタを有する半導体装
置を、容易に製造することができる。

また、本願第２番目の発明によるMIS型キヤパ
シタを有する半導体装置の製法によれば、本願第
１番目の発明によるMIS型キヤパシタを有する半
導体装置の製法の場合と同様に、第２の半導体層
が形成している、半導体基板に形成された第１の
溝に対応している第３の溝の幅を、十分小さなも
のとすることができるので、導電性層を、外面に
段差を有していないものとして、容易に形成する
ことができる、という特徴を有する。

本発明の好適な実施例次に、本発明によるMIS型キヤパシタを有する
半導体装置の製法の実施例を述べよう。

実施例１まず、本発明によるMIS型キヤパシタを有する
半導体装置の製法の第１の実施例を、第２図Ａ〜
Ｉを伴なつて述べよう。

第２図Ａ〜Ｉにおいて、第１図との対応部分に
は同一符号を付して示す。

第２図Ａ〜Ｉに示す本発明によるMIS型キヤパ
シタを有する半導体装置の製法は、次に述べる順
次の工程をとつて、MIS型キヤパシタを有する半
導体装置を製造する。

すなわち、例えば単結晶シリコンでなる例えば
Ｐ型の半導体基板１を予め用意する（第２図Ａ）。

そして、その半導体基板１の主面２上に、例え
ば厚さ8000〜1000〓のシリコン酸化物層でなるマ
スク層２１を、それ自体は公知の熱酸化法、
CVD法などによつて形成する（第２図Ｂ）。

次に、そのマスク層２１に、半導体基板１を外
部に臨ませる例えば方形の窓２２を、それ自体は
公知のフオトリソグラフイ法によつて形成する
（第２図Ｃ）。

次に、この窓２２を形成しているマスク層２１
をマスクとする、半導体基板１に対するそれ自体
は公知のエツチング処理によつて、半導体基板１
内に、その主面２側から溝３を形成する（第２図
Ｄ）。

この場合、エツチング処理を、CBrF₃ガスを用
いた、圧力14〜16ｍTorr、高周波出力0.1W／cm²
という反応性イオンエツチング処理とすれば、溝
３を、その側面が、窓２２の内面の延長面上にあ
るものとして形成することができる。すなわち、
溝３をサイドエツチを伴なうことなしに形成する
ことができる。なお、このように、エツチング処
理を上述した反応性イオンエツチング処理とする
場合、半導体基板１の溝３の内面側にダメージ層
が薄く形成されているので、例えば硝酸と弗酸と
の混合液によつて、半導体基板１の溝３の内面側
を500Å程度エツチング除去して溝３を、きれい
な内面４を有するものに形成する。

次に、マスク層２１を、それがシリコン酸化物
層でなる場合、緩衝弗酸液を用いて、半導体基板
１上から除去する（第２図Ｅ）。

次に、溝３の内面４上及び半導体基板１の主面
２上に、例えばシリコンでなる半導体層２３を、
それ自体は公知の堆積法によつて、半導体層２３
によつて溝３に対応している溝３ａを形成するよ
うに、形成する（第２図Ｆ）。

この場合、この場合の堆積法を、CVD法とし
得る。

半導体層２３をCVD法によつて形成する場合、
半導体基板１の温度を900〜1100℃とすることに
よつて、半導体層２３をエピタキシヤル成長させ
て単結晶シリコンでなるものとして形成すること
もでき、また、半導体基板１の温度を室温〜700
℃とすることによつて、半導体層２３を多結晶ま
たはアモルフアスシリコンでなるものとして形成
することもできる。

また、半導体層２３を形成する場合、その半導
体層２３内に、硼素などの族元素を約10¹⁵〜
10¹⁶cm^-3の濃度にドープさせ、半導体層２３を半
導体基板１と同じＰ型を有するものに形成する
か、または、半導体層２３内に、燐、砒素などの
族元素を約10¹⁸〜10¹⁹cm^-3の濃度にドープさせ、
半導体層２３を半導体基板１とは逆の導電型であ
るＮ型を有するものに形成する。

このようにして形成された半導体層２３は、溝
３の側面上端部と、半導体基板１の主面２の溝３
の側面上端部に連続している溝３側の端部とによ
る面部８に対応している面部を、半導体層２３の
厚さ程度の半径を有する円弧状の曲り面部２４と
している外面を有するものとして形成される。

次に、半導体層２３から、その厚さの1/2程度
の厚さを有する半導体層２５を、それによつて溝
３ａに対応している溝３ｂを形成するように、形
成する（第２図Ｇ）。

この場合、半導体層２５を、半導体層２３がシ
リコンでなる場合、その半導体層２３に対する、
硝酸と弗酸との混合液を用いたエツチング処理に
よつて形成することもでき、また、CF₄ガスと酸
素ガスとを用いたプラズマエツチング法によつて
形成することもできる。

また、半導体層２３の表面に、半導体層２３が
シリコンである場合、シリコン酸化物層を熱酸化
処理によつて形成し、次に、そのシリコン酸化物
層を緩衝弗酸液を用いて除去することによつて、
半導体層２５を形成することもできる。

このようにして形成された半導体層２５は、溝
３の側面上端部と、半導体基板１の主面２の溝３
の側面上端部に連続している溝３側の端部とによ
る面部８に対応している面部を、半導体層２５の
厚さ程度の半径を有する円弧状の曲り面部２６と
し、且つ溝３の側面下端部と、溝３の底面の溝３
の側面に連続している溝３の側面側の端部とによ
る面部９に対応している面部を、曲り面部２６に
比し小さな円弧状の曲り面部２７としている外面
を有するものとして形成される。

次に、半導体層２５上に、薄い厚さの誘電性絶
縁層５を、それによつて溝３ｂに対応している溝
３ｃを形成するように、形成する。

この場合、誘電性絶縁層５は、半導体層２５が
シリコンでなる場合、その半導体層２６の表面を
熱酸化させることによつて、シリコン酸化物層で
なるものとして形成することもでき、また、その
シリコン酸化物層上にそれ自体は公知の方法によ
つて窒化シリコン層を形成している２層構造でな
るものとして形成することもできる。

このようにして形成された誘電性絶縁層５は、
半導体装置２５の外面の円弧状の曲り面部２６に
対応している面部を、円弧状の曲り面部２８と
し、且つ半導体装置２５の外面の円弧状の曲り面
部２７に対応している面部を、円弧状の曲り面部
２９としている外面を有するものとして形成され
る。

次に、誘電性絶縁層５上に、それ自体は公知の
方法によつて、導電性層６を形成する。

この場合、導電性層６は、堆積法によつて、不
純物、例えば燐を、ドープしている多結晶シリコ
ンでなるものとして形成することもでき、また、
モリブデン、タングステン、アルミニウムなどの
金属でなるものとして形成することもできる。

以上が、本発明によるMIS型キヤパシタを有す
る半導体装置の製法の第１の実施例である。

このような本発明によるMIS型キヤパシタを有
する半導体装置の製法によつて得られた第２図Ｉ
に示すMIS型キヤパシタを有する半導体装置の実
施例は、第１図で上述した従来のMIS型キヤパシ
タを有する半導体装置の場合と同様に、所定の導
電型を有する半導体基板１内に、その主面２側か
ら溝３が形成され、その溝３の内面上及び半導体
基板１の主面２上に、誘電性絶縁層５が連続延長
して形成され、その誘電性絶縁層５上に導電性層
６が形成されている構成を有している。

しかしながら、第２図に示すMIS型キヤパシ
タを有する半導体装置は、溝３の内面及び半導体
基板１の主面２と、誘電性絶縁層５との間に介挿
延長している、半導体基板１と同じ、またはそれ
とは逆の導電型を有する半導体層２５を有してい
る。

このような構成を有するMIS型キヤパシタを有
する半導体装置によれば、半導体基板１及び半導
体層２５を一方の電極、導電性層６を他方の電
極、誘電性絶縁層５を誘電体層としているMIS型
キヤパシタＵを構成していることは明らかであ
り、従つてキヤパシタとしての機能を呈する。

また、第２図Ｉに示すMIS型キヤパシタを有す
る半導体装置によれば、半導体基板１がＰ型、半
導体層２５がＮ型である場合、そのＮ型の半導体
層２５が、第１図で上述した従来のMIS型キヤパ
シタを有する半導体装置において、その半導体基
板１と導電性層６との間に電圧を印加することに
よつて半導体基板１の誘電性絶縁層５側に形成さ
れるＮ型反転層として作用する。このため、半導
体層２５に、半導体基板１に形成されているMIS
トランジスタを通じて、第１図で上述した従来の
MIS型キヤパシタを有する半導体装置における
MIS型キヤパシタＵの場合と同様に、電荷を蓄積
させることができる。

ところで、第２図に示すMIS型キヤパシタを
有する半導体装置によれば、そのMIS型キヤパシ
タＵを構成している半導体層２５が、溝３の側面
上端部と、半導体基板１の主面２の溝３の側面上
端部に連続している溝３側の端部とによる面部８
に対応している面部を、円弧状の曲り面部２６と
し、且つ溝３の側面下端部と、溝３の底面の溝３
の側面に連続している、溝３の側面側の端部とに
よる面部９に対応している面部を、円弧状の曲り
面部２７としている外面を有する。

また、これに応じて、誘電性絶縁層５が、半導
体層２５の円弧状の曲り面部２６に対応している
面部を、円弧状の曲り面部２８とし、且つ半導体
層２５の円弧状の曲り面部２７に対応している面
部を、円弧状の曲り面部２９としている外面を有
している。

このため、半導体層２５と誘電性絶縁層５との
間の界面、及び誘電性絶縁層５と導電性層６との
間の界面に、直角に折曲つた面部を有していな
い。なお、半導体基板１と半導体層２５との間の
界面に、上述した面部８及び９に応じた直角に折
曲つた面部を有しているが、その面部には、それ
が半導体同志で形成されているので、電界が集中
しないか、集中するとしてもその集中度は低いの
で実質的に問題にならない。

このため、第２図に示すMIS型キヤパシタを
有する半導体装置の構成によれば、そのMIS型キ
ヤパシタＵの半導体基板１と導電性層６との間で
みた絶縁破壊電圧が、第１図で上述した従来の
MIS型キヤパシタを有する半導体装置における
MIS型キヤパシタに比し高い、という特徴を有す
る。

また、第２図に示すMIS型キヤパシタを有す
る半導体装置によれば、そのMIS型キヤパシタＵ
を構成している半導体基板１をＰ型とし、半導体
層２５をＮ型とすることによつて、その半導体層
２５に、上述したように、電荷を蓄積させること
ができるが、この場合、半導体基板１と導電性層
６との間に電圧を印加させる必要がない。

このため、そのMIS型キヤパシタに電荷を蓄積
させるために、半導体基板１と導電性層６との間
に電圧を印加させるための電源を、別途必要とし
ない、という特徴を有する。

また、第２図Ａ〜Ｉで上述した本発明による
MIS型キヤパシタを有する半導体装置の製法の実
施例は、（）所定の導電型を有する半導体基板
１内に、その主面２側から溝３を形成する工程
（第２図Ｅ）と、（）溝３の内面４上及び半導体
基板１の主面２上に、堆積法によつて、(a)溝３に
対応している溝３ａを形成しているとともに、(b)
溝３の側面上端部と、半導体基板１の主面２の溝
３の側面上端部に連続している溝３側の端部とに
よる面部８に対応している面部を、円弧状の曲り
面部２４としている外面を有し、且つ(c)半導体基
板１と同じ、またはそれとは逆の導電型を有する
半導体層２３を、連続延長して形成する工程（第
２図Ｆ）と、（）半導体層２３に対するエツチ
ング処理を含む処理によつて、半導体層２３か
ら、(a)溝３の内面上及び半導体基板１の主面２上
に連続延長しているとともに、(b)上述した面部２
４に対応している面部を、円弧状の曲り面部２６
とし、且つ溝３の側面下端部と、溝３の底面の溝
３の側面に連続している溝３の側面側の端部とに
よる面部９に対応している面部を、円弧状の曲り
面部２７としている外面を有する半導体層２５を
形成する工程（第２図Ｇ）と、（）半導体層２
５上に、誘電性絶縁層５を形成する工程（第２図
Ｈ）と、（）誘電性絶縁層５上に、導電性層６
を形成する工程（第２図Ｉ）とを有している、と
いう方法である。

このような本発明によるMIS型キヤパシタを有
する半導体装置の製法によれば、第２図Ｉを伴つ
て上述した特徴を有するMIS型キヤパシタを有す
る半導体装置を、容易に製造することができる。

また、第２図Ａ〜Ｉに示す本発明によるMIS型
キヤパシタを有する半導体装置の製法によれば、
半導体層２３を形成する工程において、その半導
体層２３によつて、半導体基板１に形成した溝３
に対応している溝３ａを形成しており、また、こ
れに応じて、半導体層２５及び誘電性絶縁層５を
形成する工程において、半導体層２５及び誘電性
絶縁層５によつて、それぞれ溝３に対応している
溝３ｂ及び３ｃを形成している。そして、誘電性
絶縁層５が形成している溝３ｃは、半導体層２３
を大なる厚さに形成し、これに応じて半導体層２
５を大なる厚さに形成することによつて、溝３に
比し小さな幅を有することができる。

このため、第２図Ａ〜Ｉに示す本発明による
MIS型キヤパシタを有する半導体装置の製法によ
れば、導電性層６を形成する工程において、その
導電性層６を、その導電性層６になる複数の導電
性層を積層して形成する必要なしに、１枚の導電
性層を形成するだけで、外面に段差を有しないも
のとして容易に形成することができる、という特
徴を有する。

実施例２次に、本発明によるMIS型キヤパシタを有する
半導体装置の製法の第２の実施例を、第３図Ａ〜
Ｄを伴なつて述べよう。

第３図Ａ〜Ｄにおいて、第２図Ａ〜Ｉとの対応
部分には同一符号を付して詳細説明省略する。

第３図Ａ〜Ｄに示す本発明によるMIS型キヤパ
シタを有する半導体装置の製法は、次に述べる順
次の工程をとつて、MIS型キヤパシタを有する半
導体装置を製造する。

すなわち、第３図Ａに示すように、第２図Ａ〜
Ｆで上述したと同様の工程をとつて、半導体基板
１内にその主面２側から溝３が形成され、その溝
３の内面４上及び半導体基板１の主面２上に、半
導体層２３が連続延長して形成されている構成を
得る。

次に、第３図Ｂに示すように、半導体層２３か
ら、溝３の側面上に延長し、且つ溝３の側面上端
部と、半導体基板１の主面２の溝３の側面上端部
に連続している面部８に対応している面部を、円
弧状の曲り面部３１としている外面を有する半導
体層３０を形成するとともに、半導体基板１内
に、溝３の底面側から、その底面の半導体層３０
下以外の面部と略々同じ面積の開口を有して溝３
に連通し、且つ側面下端部と底面の側面に連続し
ている側面側端部とによる面部を、円弧状の曲り
面部３３としている内面を有する、溝３に比し十
分浅い凹所３２を形成する。

このような半導体層３０及び凹所３２は、それ
自体は公知のCl₂F₂ガスを用いた、圧力0.1Torr下
での平行平板型プラズマエツチング法によつて形
成することができる。

このようにして半導体層３０及び凹所３２を形
成すれば、その半導体層３０の外面の上述した円
弧状の曲り面部３１が、半導体層３０の厚さ程度
の曲率半径を有する円弧状面として、また、半導
体基板１の主面２の溝３側の端部に、それとの間
で段差を形成せずに連接して形成される。また、
凹所３２の内面の上述した円弧状の曲り面部３３
が、曲り面部３１に比し小なる曲率半径を有する
円弧状面として、また、半導体層３０の外面下端
部に、それとの間で段差を形成せずに連接して形
成される。

次に、第３図Ｃ及びＤに示すように、第２図Ｈ
及びＩで上述したのに準じて、順次、誘電性絶縁
層５及び導電性層６を形成する。

この場合、誘電性絶縁層５は、半導体層３０の
外面上、凹所３２の内面上、及び半導体基板１の
主面２上に延長している。

以上が、本発明によるMIS型キヤパシタを有す
る半導体装置の製法の第２の実施例である。

このような本発明による製法によつて得られる
第３図Ｄに示すMIS型キヤパシタを有する半導体
装置の実施例は、第２図Ｉで上述したMIS型キヤ
パシタを有する半導体装置と同様に、所定の導電
型を有する半導体基板１内に、その主面２側から
溝３が形成され、溝３の内面上及び半導体基板１
の主面２上に、誘電性絶縁層５が連続延長して形
成され、誘電性絶縁層５上に導電性層６が形成さ
れてい構成を有し、そして、溝３の側面と誘電性
絶縁層６との間に介挿している、半導体基板１と
同じ、またはそれとは逆の導電型を有する半導体
層３０を有している。

また、半導体基板１内に、溝３の底面側から、
その底面の半導体層３０下以外の面部と略々同じ
面積の開口を有して溝３に連通している溝３に比
し十分浅い凹所３２が形成され、そして、その凹
所３２の内面に誘電性絶縁層１５が延長してい
る。

従つて、第３図Ｄに示すMIS型キヤパシタを有
する半導体装置は、第２図Ｉで上述したMIS型キ
ヤパシタを有する半導体装置と同様に、半導体基
板１、半導体層３０、誘電性絶縁層５及び導電性
層６で、MIS型キヤパシタを構成していることは
明らかである。

また、第３図Ｄに示すMIS型キヤパシタを有す
る半導体装置によれば、そのMIS型キヤパシタを
構成している半導体層３０が、溝３の側面上端部
と、半導体基板１の主面２の溝３の側面上端部に
連続している溝３側の端部とによる面部８に対応
している面部を、円弧状の曲り面部３１としてい
る外面を有している。

また、半導体基板１内に、その溝３の底面から
形成された凹所３２が、その側面下端部と、凹所
３２の底面の凹所３２の側面に連続している溝３
の側面側の端部とによる面部を、曲り面部３３と
している内面を有している。

さらに、半導体層３０が上述した円弧状の曲り
面部３１を有し、また、凹所３２が上述した円弧
状の曲り面部３３を有していることに応じて、誘
電性絶縁層５が、半導体層３０の曲り面部３１に
対応している面部を円弧状の曲り面部２８とし、
且つ凹所３２の曲り面部３３に対応している面部
を円弧状の曲り面部２９としている外面を有して
いる。

このため、半導体層３０と誘電性絶縁層５との
間の界面、及び半導体基板１と誘電性絶縁層５と
の間の界面に、直角に折曲つた面部を有していな
い。

このため、第３図Ｄに示すMIS型キヤパシタを
有する半導体装置も、そのMIS型キヤパシタの半
導体基板１と導電性層６との間でみた絶縁破壊電
圧が、第２図Ｉに示すMIS型キヤパシタを有する
半導体装置の場合と同様に、第１図で上述した従
来のMIS型キヤパシタを有する半導体装置におけ
るMIS型キヤパシタに比し高い、という特徴を有
する。

また、第３図Ａ〜Ｄで上述した本発明による
MIS型キヤパシタを有する半導体装置の製法の実
施例は、（）所定の導電型を有する半導体基板
１内に、その主面２側から溝３を形成する工程
（第２図Ｅ）と、（）溝３の内面上及び半導体基
板１の主面２上に、堆積法によつて、(a)溝３に対
応している溝３ａを形成しているとともに、(b)溝
３の側面上端部と、半導体基板１の主面２の溝３
の側面上端部に連続している溝３側の端部とによ
る面部８に対応している面部を、円弧状の曲り面
部２４としている外面を有し、且つ(c)半導体基板
１と同じ、またはそれとは逆の導電型を有する半
導体層２３を、連続延長して形成する工程（第２
図Ｆ、第３図Ａ）と、（）半導体層２３及び半
導体基板１に対するエツチング処理を含む処理に
よつて、(イ)半導体層２３から、(a)半導体基板１の
主面２上には延長していないが、溝３の側面上に
延長しているとともに、(b)上述した面部８に対応
している面部を、円弧状の曲り面部３１としてい
る外面を有する半導体層３０を形成するととも
に、(ロ)半導体基板１内に、(a)溝３の底面側から、
その底面の半導体層３０下以外の面部と略々同じ
面積の開口を有して溝３に連通しているととも
に、(b)側面下端部と、底面の側面に連続している
側面側端部とによる面部を、円弧状の曲り面部３
３としている内面を有し、且つ(c)溝３に比し十分
浅い凹所３２を形成する工程（第３図Ｂ）と、
（）半導体基板１の主面２上、半導体層３０上
及び凹所３２の内面上に、誘電性絶縁層５を連続
延長して形成する工程（第３図Ｃ）と、（）誘
電性絶縁層５上に、導電性層６を形成する工程
（第３図Ｄ）とを有している、という方法である。

このような本発明によるMIS型キヤパシタを有
する半導体装置の製法によれば、第２図Ａ〜Ｉで
上述した本発明によるMIS型キヤパシタを有する
半導体装置の製法と同様に、第３図Ｄに示してい
る上述した特徴を有するMIS型キヤパシタを有す
る半導体装置を、容易に製造することができる。

また、第３図Ａ〜Ｄに示す本発明によるMIS型
キヤパシタを有する半導体装置の製法によれば、
第２図Ａ〜Ｉで上述した本発明によMIS型キヤパ
シタを有する半導体装置の製法の場合と同様、半
導体層２３、半導体層３０及び凹所３２、及び誘
電性絶縁層５を形成する工程において、それらに
よつて、それぞれ、半導体基板１に形成している
溝３に対応している溝３ａ，３ｂ及び３ｃを形成
している。そして、誘電性絶縁層５が形成してい
る溝３ｃの幅を、第２図Ａ〜Ｉで上述した本発明
によるMIS型キヤパシタを有する半導体装置の製
法の場合と同様に、溝３の幅に比し十分小さな幅
にすることができる。

このため、第３図Ａ〜Ｄに示す本発明による
MIS型キヤパシタを有する半導体装置の製法も、
第２図Ａ〜Ｉで上述した本発明によるMIS型キヤ
パシタを有する半導体装置の製法の場合と同様
に、導電性層６を、外面に段差を有しないものと
して、容易に形成することができる、という特徴
を有する。

実施例３次に、本発明によるMIS型キヤパシタを有する
半導体装置の製法の第３の実施例を、第４図Ａ〜
Ｌを伴なつて述べよう。

第４図Ａ〜Ｌにおいて、第２図Ａ〜Ｉ及び第３
図Ａ〜Ｄとの対応部分には同一符号を付して詳細
説明を省略する。

第４図Ａ〜Ｌに示す本発明によるMIS型キヤパ
シタを有する半導体装置の製法は、次のとおりで
ある。

すなわち、第４図Ａ〜Ｃに示すように、第２図
Ａ〜Ｃで上述したのに準じた工程をとつて、窓２
２を有するマスク層２１を形成する。

ただし、この場合、マスク層２１を、例えば半
導体基板１の表面の熱酸化によつて形成された例
えば厚さ300〜500Åのシリコン酸化物でなる層４
１と、その層４１上に例えばCVD法によつて形
成されて例えば厚さ1000〜5000Åのシリコン窒化
物でなる層４２と、その層４２上に例えば堆積法
によつて形成された例えば厚さ5000〜10000Åの
シリコン酸化物でなる層４３との積層体でなるも
のとして形成する。

次に、第４図Ｄに示すように、第２図Ｄで上述
したのに準じた工程をとつて、半導体基板１内に
溝３を形成する。

次に、第４図Ｅに示すように、マスク層２１を
構成している最上層４３を溶去するとともに、層
４１にサイドエツチングを施す。

次に、第４図Ｆに示すように、層４２を除去す
る。

次に、第４図Ｇに示すように、第１図Ｆまたは
第３図Ａで上述した工程に準じた工程をとつて、
半導体層２３を形成する。

次に、第４図Ｈに示すように、半導体層２３か
ら、第３図Ｂで上述した工程に準じて工程をとつ
て、半導体層３０と同様の、ただし、半導体基板
１の主面２の層４１を有していない領域上に連続
延長している半導体層３０′を形成するとともに、
半導体基板１に凹所３２を形成する。

次に、第４図Ｉに示すように、半導体層３０′
に対する熱酸化処理によつて、半導体層３０′の
外面側に半導体層３０′の材料の酸化物層４４を
形成する。

次に、第４図Ｊに示すように、酸化物層４４
を、層４１とともに除去し、第３図Ｂで上述した
と同様の半導体層３０を得る。

次に、第４図Ｋ、及びＬに示すように、順次、
第３図Ｃ、及びＤで上述した工程に準じた工程を
とつて、誘電性絶縁層５、及び導電性層６を形成
する。

以上のようにして、第３図Ｄで上述したと同様
のMIS型キヤパシタを有する半導体装置を製造す
る。

このような本発明によるMIS型キヤパシタを有
する半導体装置の製法によれば、詳細説明は省略
するが、第３図Ａ〜Ｄで上述した本発明による
MIS型キヤパシタを有する半導体装置の製法の実
施例の場合と同様の特徴を有する。

なお、上述においては、本発明によるMIS型キ
ヤパシタを有する半導体装置の製法の、僅かな実
施例を示したに留まり、例えば、第２図Ａ〜Ｉで
上述したMIS型キヤパシタを有する半導体装置の
製法において、その半導体層２５を半導体基板１
と同じＰ型に形成することもできる。

また、第３図Ａ〜Ｄ、及び第４図Ａ〜Ｌで上述
したMIS型キヤパシタを有する半導体装置の製法
において、半導体基板１をＰ型とし、また半導体
層３０をＮ型とする場合、半導体基板１の主面２
側、及び溝３の底面側に点線図示のように、Ｎ型
半導体領域を形成することによつて、第２図Ａ〜
Ｉで上述したMIS型キヤパシタを有する半導体装
置の製法において、半導体基板１をＰ型とし、ま
た、半導体層２５をＮ型とした場合得られると同
様に、電荷を蓄積させるようにすることもでき
る。

その他、本発明の精神を脱することなしに種々
の変型、変更をなし得るであろう。

【図面の簡単な説明】

第１図は、従来のMIS型キヤパシタを有する半
導体装置を示す略線的断面図である。第２図Ａ〜
Ｉは、本発明によるMIS型キヤパシタを有する半
導体装置の製法の実施例を示す順次の工程におけ
る略線的断面図である。第３図Ａ〜Ｄは、本発明
によるMIS型キヤパシタを有する半導体装置の製
法の他の実施例を示す順次の工程における略線的
断面図である。第４図Ａ〜Ｌは、本発明による
MIS型キヤパシタを有する半導体装置の製法の更
に他の実施例を示す順次の工程における略線的断
面図である。１……基板、２……主面、３……溝、４……溝
３の内面、５……誘電性絶縁層、６……導電性
層、７……Ｎ型反転層、８，９……面部、２１…
…マスク層、２２……窓、２３……半導体層、２
４……曲り面部、２５……半導体層、２６，２
７，２８，２９……曲り面部、３０，３０′……
半導体層、３１……曲り面部、３２……凹所、３
３……曲り面部、４４……酸化物層。

Claims

【特許請求の範囲】１所定の導電型を有する半導体基板１内に、そ
の主面２側からの第１の溝３を形成する工程（第
２図Ｅ）と、上記第１の溝３の内面４上及び上記半導体基板
１の主面２上に、堆積法によつて、(a)上記第１の
溝３に対応している第２の溝３ａを形成している
とともに、(b)上記第１の溝３の側面上端部と、上
記半導体基板１の主面２の上記第１の溝３の側面
上端部に連続している上記第１の溝３側の端部と
による第１の面部８に対応している面部を、円弧
状の第１の曲り面部２４としている外面を有し、
且つ(c)上記半導体基板１と同じ、またはそれとは
逆の導電型を有する第１の半導体層２３を、連続
延長して形成する工程（第２図Ｆ）と、上記第１の半導体層２３に対するエツチング処
理を含む処理によつて、上記第１の半導体層２３
から、(a)上記第１の溝３の内面４上及び上記半導
体基板１の主面２上に、上記第１の溝３に対応し
ている第３の溝３ｂを形成して連続延長している
とともに、(b)上記第１の曲り面部２４に対応して
いる面部を、円弧状の第２の曲り面部２６とし、
且つ上記第１の溝３の側面下端部と、上記第１の
溝３の底面の上記第１の溝３の側面４に連続して
いる上記第１の溝の側面側の端部とによる第２の
面部９に対応している面部を、円弧状の第３の曲
り面部２７としている外面を有する第２の半導体
層２６を形成する工程（第２図Ｇ）と、上記第２の半導体層２６上に、誘電性絶縁層５
を形成する工程（第２図Ｈ）と、上記誘電性絶縁層５上に導電性層６を形成する
工程（第２図Ｉ）とを有することを特徴とする
MIS型キヤパシタを有する半導体装置の製法。２所定の導電型を有する半導体基板１内に、そ
の主面２側から第１の溝３を形成する工程（第２
図Ｅ、第４図Ｆ）と、上記第１の溝３の内面４上及び上記半導体基板
１の主面２上に、堆積法によつて、(a)上記第１の
溝３に対応している第２の溝３ａを形成している
とともに、(b)上記第１の溝３の側面４の上端部
と、上記半導体基板１の主面２の上記第１の溝３
の側面上端部に連続している上記第１の溝３側の
端部とによる第１の面部８に対応している面部
を、円弧状の第１の曲り面部２４としている外面
を有し、且つ(c)上記半導体基板１と同じ、または
それとは逆の導電型を有する第１の半導体層２３
を、連続延長して形成する工程（第２図Ｆ、第３
図Ａ、第４図Ｇ）と、上記第１の半導体層２３及び上記半導体基板１
に対するエツチング処理を含む処理によつて、(イ)
上記第１の半導体層２３から、(a)上記半導体基板
１の主面２上には延長していないが、上記第１の
溝３ａの側面上に延長しているとともに、(b)上記
第１の面部８に対応している面部を、円弧状の第
２の曲り面部３１としている外面を有する第２の
半導体層３０を形成するとともに、(ロ)上記半導体
基板１内に、(a)上記第１の溝３の底面側から、そ
の底面の上記第２の半導体層３０下以外の面部と
略々同じ面積の開口を有して上記第１の溝３に連
通しているとともに、(b)側面下端部と、底面の側
面に連続している側面側の端部とによる面部を、
円弧状の第３の曲り面部３３としている内面を有
し、且つ(c)上記第１の溝３に比し十分浅い凹所３
２を形成する工程（第３図Ｂ、第４図Ｊ）と、上記半導体基板１の主面２上、上記第２の半導
体層３０上及び上記凹所３２の内面上に、誘電性
絶縁層３１を、連続延長して形成する工程（第３
図Ｃ、第４図Ｋ）と、上記誘電性絶縁層３１上に、導電性層６を形成
する工程（第３図Ｄ、第４図Ｌ）とを有すること
を特徴とするMIS型キヤパシタを有する半導体装
置の製法。