JPH0457262B2

JPH0457262B2 -

Info

Publication number: JPH0457262B2
Application number: JP61056978A
Authority: JP
Inventors: Osamu Noguchi; Atsushi Fukazawa; Ryoichi Myamoto; Hiromi Ando
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1986-03-17
Filing date: 1986-03-17
Publication date: 1992-09-11
Also published as: JPS62216454A

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、例えば国際間電話の通話情報を効
率的に伝送するために用いる高能率符号化装置の
ように、非同期の複数のデータ処理要求信号に応
じてデータを入力及び出力する信号処理方法に関
し、特に、位相監視回路によつて入力及び出力要
求信号の位相差を監視し、この監視回路の出力に
応じてデータの入力及び出力の時間位置を決定す
る信号処理方法に関する。

（従来の技術）第６図は従来の非同期信号処理装置の一例を示
すブロツク図である。

第６図において、１１は入力データIDATAO
を示し、１３は入力要求信号ISYNCIを示す。１
５及び１７は第一及び第二DELAYをそれぞれ示
し、１９及び２１は第一及び第二セレクタをそれ
ぞれ示す。又、２３はエラステイクメモリ
（ESM）を示し、２５は位相監視回路（PHC）
を示す。又、２７は出力データODATAOを示
し、２９は出力要求信号OSYNCIを示す。この
装置では、入力要求信号１３に応じて入力データ
１１をエラステイクメモリ２３に書込み、又、出
力要求信号２９に応じてデータ１１を読出しする
が、入力要求信号１３と、出力要求信号２９とが
競合した場合に、エラステイクメモリ２３への書
込みと、このメモリ２３からの読出しとが重な
り、不定値が出力されてしまうことがあつた。こ
れを防止するため、第７図に詳細を示すような位
相監視回路２５を用いてエラステイクメモリへの
書込みを制御していた。

第７図において、３１は出力要求信号２９が入
力される第一微分回路を示し、３３は入力要求信
号１３が入力される第二微分回路を示す。又、３
５及び３７は第一及び第二カウンタをそれぞれ示
し、第一及び第二カウンタ３５及び３７のそれぞ
れの入力Ｄには予め定めた単一の監視時間αが接
続され、又、第一カウンタ３５の読み込み指示端
子は第二微分回路３３の出力端子と接続され、
第二カウンタ３７の読み込み指示端子は第一微
分回路３１の出力端子と接続されている。又、３
９及び４１はそれぞれインバータを示し、４３及
び４５はそれぞれAND回路を示し、４７はOR回
路を示す。又、４９はクロツク信号を示し第一及
び第二カウンタ３５，３７にそれぞれ接続されて
いる。

このような回路においては、例えば第二微分回
路３３の出力信号に応じて第一カウンタ３５の入
力Ｄから単一の監視時間α対応のデータが読み込
まれαの時間がカウントされる。その間出力端子
COには出力信号が出力される。さらに、インバ
ータ３９と、AND回路４３とを用いて、第一カ
ウンタ３５の出力端子の信号と、第一微分回
路３１の出力との論理積をとることによつて入力
要求信号１３が立上がつた時刻から出力要求信号
２９が立上がる時刻までの時間差と、監視時間α
との比較を行うことが出来る。同様にして第二カ
ウンタ３７を用いて出力要求信号２９が立上つた
時刻から入力要求信号１１が立上る時刻までの時
間差と、監視時間αとの比較を行うことが出来
る。さらに、OR回路４７によりAND回路４３及
び４５の出力信号の論理和を求めて位相フラグ
PFLGを出力し、この位相フラグPFLGによりエ
ラステイクメモリ２３への入力データ１１の書込
みの制御を行つていた。

又、エラステイクメモリ２３を有しているた
め、入力要求信号１１と、出力要求信号２９との
微小なジツタにかかわらずデータの書込み及び読
出しを順次行うことが出来る。

（発明が解決しようとする問題点）しかしながら、従来の方法では、入力要求信号
と、出力要求信号との位相ズレがエラステイクメ
モリのメモリ限界を越えた場合（スリツプ時）は
エラステイクメモリがリセツトされてしまい、こ
の場合にはエラステイクメモリの容量分と等しい
大量のデータ抜けが生じる。従つて、例えばスリ
ツプ時に伝送されたデータは判読不能であつた
り、又、抜けたデータを考慮して誤り訂正を行お
うとしても大量のデータが抜けているため訂正が
出来ないという問題点があつた。

さらに、従来の方法では、エラステイクメモ
リ、DELAY1，DELAY2及びセレクタから成
る、非同期な入力及び出力要求信号の位相ズレを
吸収するための複雑な回路が必要であるという問
題点があつた。

この発明の目的は、上述した問題点を解決し、
非同期の入力要求信号及び出力要求信号に応じた
データの入力及び出力を、一度に多数のデータ抜
けが起こることなく行うことが出来る信号処理方
法を提供することにある。

（問題点を解決するための手段）この目的の達成を図るため、この発明によれ
ば、互いは非同期の周期的な入力要求信号及び周
期的な出力要求信号に応じデータを入力及び出力
する信号処理方法であつて、出力バツフアに取り
込まれているデータを前述の出力要求信号に応じ
外部に出力する信号処理方法において、入力要求信号及び出力要求信号の位相差を、第
１の時間及び該第１の時間より短い第２の時間に
より監視し、出力バツフアへのデータ取り込みは、入力要求
信号入力直後に行なう第１の取り込み条件及び、
隣接入力要求信号の中間の時間位置で行なう第２
の取り込み条件のいずれかで行ない、前述の位相差が前述の第１の時間より大きい場
合に前述の第１の取り込み条件に遷移し、前述の
位相差が前述の第２の時間より小さい場合に前述
の第２の取り込み条件に遷移することを特徴とする。

（作用）この発明の構成によれば、以下のような作用が
得られる。

入力要求信号及び出力要求信号は互いに非同期
でそれぞれは周期的なものであるので、両信号の
位相差（以下、「位相差」。）が第１の時間より一
旦大きくなつた後しばらくの間は出力要求信号は
入力要求信号に対しある程度大きな位相差で到来
し、また、位相差が第２の時間より一旦小さくな
つた後しばらくの間は出力要求信号は入力要求信
号に対しある程度小さな位相差で到来する。そし
て、この発明では、位相差が第１の時間より大き
い場合はデータの出力バツフアへの取り込みを入
力要求信号入力直後に行ない（第１の取り込み条
件で行ない）、位相差が第２の時間より小さい場
合はデータの出力バツフアへの取り込みを隣接入
力要求信号の中間の時間位置で行う（第２の取り
込み条件で行なう）ので、出力要求信号により出
力バツフアからデータが出力されているときに出
力バツフアに新たなデータが取り込まれることを
防止できる。

また、位相差が第１の時間より大きい場合に上
記第１の取り込み条件に遷移し、第２の時間より
小さい場合に上記第２の取り込み条件に遷移する
ので、結局、位相差が第２の時間以上で第１の時
間以下の場合は上記第１の取り込み条件及び第２
の取り込み条件のうちの既設定条件により行なわ
れるようになる。つまり、位相差が第２の時間以
上で第１の時間以下の場合は、出力バツフアへの
データ取り込み条件はヒステリシスに遷移する。
このため、本来は位相差が第２の時間より小さく
なるはずのところ或いは第１の時間より大きくな
るはずのところ、両信号の双方または一方にジツ
タが生じて位相差が第２の時間以上で第１の時間
以下の領域にずれても、出力バツフアへのデータ
取り込みは適正な条件により行なわれる。

（実施例）以下、図面を参照してこの発明の実施例につき
説明する。尚、これらの図はこの発明が理解出来
る程度に概略的に示してあるにすぎず、この発明
を実現するための手段は図示例に限定されるもの
ではない。又、これら図において同一の構成成分
については同一の符号を付して示してある。又、
従来と同一の構成成分については同一の符号を付
して示してある。

第１図はこの発明の信号処理方法に用いて好適
な信号処理装置の一実施例を示す構成図である。

第１図において、５１は入力要求信号及び出力
要求信号の位相差を第１の時間としての監視時間
αと、これより短い第２の時間としての監視時間
βとで監視するための位相監視回路（PSC）を示
し、５３は判別結果に基いて入出力時間位置を決
定する信号処理回路（SPP）を示す。位相監視回
路５１の出力S₃は信号処理回路５３のPFLG端子
５４と接続してある。

入力データ（IDATA）１１の入力端子５５は
IRレジスタ５７と接続してあり、このIRレジス
タ５７はバスドライバ５９を介して信号処理回路
（SPP）５３の入力端子（INDATA）６１と接続
してある。バスドライバ５９は信号処理装置５３
からの入力データ取込信号（IN）６３に応じ
てIRレジスタ５７の内容を入力端子
（INDATA）６１に出力する。入力要求信号
（ISYNCI）１３の入力端子６５はIRレジスタ５
７と、位相監視回路５１と、信号処理回路５３の
割込信号端子（INT）６６とに接続してある。

又、信号処理回路５３の出力データ端子
（OUTDATA）６９は出力レジスタバツフア
（ORB）７１と接続してあり、この出力レジスタ
バツフア７１は、出力指示信号端子７３からの指
示信号（OUT）に応じて信号処理回路５３か
ら出力データを読み込む。出力レジスタバツフア
７１はORレジスタ７５と接続し、さらに、この
ORレジスタ７５は出力端子７７と接続してあ
る。

又、出力要求信号（OSYNCI）２９の入力端
子７９は位相監視回路５１と、ORレジスタ７５
とに接続してある。

第２図は第１図に示した位相監視回路５１の詳
細を示す回路図である。以下、第２図を参照して
位相監視回路５１につき説明する。

第１図に示した出力要求信号の入力端子７９は
第一微分回路（D1）８１と、又、入力要求信号
の入力端子６５は第二微分回路（D2）８３とそ
れぞれ接続してある。第一微分回路８１の出力端
子はAND回路８５と、AND回路８９と、第二カ
ウンタ９５及び第四カウンタ９９の読み込指示信
号入力端子とにそれぞれ接続してある。第二微
分回路８３の出力端子はAND回路８７と、AND
回路９１と、第一カウンタ９３及び第三カウンタ
９７のそれぞれの読み込指示信号入力端子と、
遅延回路１１６とにそれぞれ接続してある。又、
第一、第二、第三及び第四カウンタ９３，９５，
９７及び９９にはクロツク信号（CLK）１０１
をそれぞれ接続してある。

第一カウンタ９３の出力端子はAND回路８
５、AND回路８７及び第一カウンタの（イネ
イブル）端子と接続してあり、第二カウンタ９５
の出力はAND回路８５、AND回路８７及び
第二カウンタの端子と接続してある。第三カウ
ンタ９７の出力端子はインバータ１０３及び
第三カウンタ９７の端子と接続してあり、第四
カウンタ９９の出力端子はインバータ１０５
及び第四カウンタ９９の端子と接続してある。
又、インバータ１０３の出力端子はAND回路８
９に、インバータ１０５の出力端子はAND回路
９１にそれぞれ接続してある。さらに、AND回
路８５及びAND回路８７の出力端子はOR回路１
０７と接続してあり、又、AND回路８９及び
AND回路９１の出力端子はOR回路１０９と接続
してある。

OR回路１０７の出力端子はデイレーフリツプ
フロツプ回路１１７及び１１８のそれぞれのCK
端子と、又、OR回路１０９の出力端子はインバ
ータ１１３とそれぞれ接続してあり、遅延回路１
１６の出力はデイレーフリツプフロツプ回路１１
７及び１１８のそれぞれのＲ端子と接続してあ
り、又，デイレーフリツプフロツプ回路１１７の
出力Ｑはデイレーフリツプフロツプ回路１１８の
Ｄに入力されている。又、デイレーフリツプフロ
ツプ回路１１８の出力Ｑはインバータ１１１と接
続してあり、このインバータ１１１の出力端子は
フリツプフロツプ（FF）１１５の入力端子Ｓと
接続してある。又、インバータ１１３の出力端子
はFF１１５の入力端子Ｒと接続してある。尚、
このFF１１５の出力端子Ｑは第１図に示した信
号処理装置５３のPFLG端子５４と接続してあ
り、出力信号S₃を出力する。

又、第一及び第二カウンタ９３，９５の入力端
子Ｄには予め定めた監視時間α対応のデータを接
続し、又、第三及び第四カウンタ９７，９９の入
力端子Ｄにはαとは異なる値に予め定めた監視時
間β対応のデータを接続してあり、それぞれの監
視時間対応データはそれぞれのカウンタの読み込
指示入力端子に入力される信号に応じて読み込ま
れるよう構成してある。

このような位相監視回路５１においては、入力
要求信号１３の前微分出力信号S₁に応じて第一カ
ウンタ９３は監視時間αを、第三カウンタ９７は
監視時間βをそれぞれカウントし、カウント中は
それぞれの出力端子に「０」を出力し、又、
カウント中以外は「１」を出力する。同様に、出
力要求信号２９の前微分出力信号S₂に応じて第二
カウンタ９５は監視時間αを、第四カウンタ９９
は監視時間βをそれぞれカウントし、カウント中
はそれぞれの出力端子に「０」を出力し、又、
カウント中以外は「１」を出力する。

又、AND回路８５により第一カウンタ９３及
び第二カウンタ９５のカウント中以外に信号S₂が
到来することを監視する。同様に、AND回路８
７により第一カウンタ９３及び第二カウンタ９５
のカウント中以外に信号S₁が到来することを監視
する。従つて、入力要求信号１３の立ち上つた時
刻と、出力要求信号２９の立上つた時刻との時間
差（以下、単に時間差と称することもある）が監
視時間α時間より大きい場合、ISYNCI立上り後
次のISYNCIまでの間にOR回路１０７の出力は
二度「１」となる。このため、デイレーフリツプ
フロツプ回路１１７及び１１８の出力が順次
「１」となる。一方、時間差が監視時間βより小
さい場合はOR回路１０９の出力は「１」とな
る。このためFF１１５は、時間差＞αの場合は
PFLG端子５４に出力信号S₃として「１」を出力
し、時間差＜βの場合はPFLG端子５４に出力信
号S₃として「０」を出力する。

又、監視時間の設定条件として、α＞β、α＜
S₁の周期、さらに、α＜S₂の周期となるような条
件とすれば、デイレーフリツプフロツプ回路１１
８と、OR回路１０９とから出力信号が同時に出
力されることはない。従つて、FF１１５は、デ
イレーフリツプフロツプ回路１１８の出力により
動作した後はOR回路１０９からの出力信号を監
視することになり、同様に、OR回路１０９の出
力により動作した後はデイレーフリツプフロツプ
回路１１８の出力信号を監視することになる。こ
れがため、監視時間にヒステリシスを持たせるこ
とが出来るから、信号S₁及びS₂に微小なジツタが
生じた場合でも安定した出力S₃を得ることが出来
る。

次に、第１図及び第３図を参照して位相差の判
別結果に基づいてデータの入出力時間位置を決定
するための信号処理回路５３について説明する。

第３図は、第２図につき既に説明した位相監視
回路からの信号S₃に基づきデータの出力時間位置
を決定するためのフローチヤートである。

先ず、電源投入に応じて信号処理回路５３の動
作を開始すると共に、レジスタ等の初期設定を行
う（ステツプ121，123）。次に、割込信号
（INT）の有無を常に確認する（ステツプ125）。
この場合の割込信号は入力要求信号（ISYNCI）
１３であり、この入力要求信号が割込信号端子６
６に入力されると、信号処理回路５３は入力デー
タ取込信号INをバスドライバ５９に出力しIR
レジスタ５７から入力データ（IDATA）１１を
信号処理装置５３に取込む（ステツプ127）。次
に、入力信号に対して処理（任意の信号処理）を
行い出力データを決定する（ステツプ128）。次
に、位相監視回路５１の出力信号S₃が「１」か
「０」かの判別を行う（ステツプ129）。ここで、
S₃＝１の場合は入力要求信号１３の入力直後をデ
ータ出力時間位置とする（ステツプ131）。又、S₃
＝０の場合は入力要求信号１３の周期の中間の時
間位置をデータ出力時間位置とする（ステツプ
133）。次に、それぞれの時間位置でデータを出力
する（ステツプ135）。ステツプ125からステツプ
135の操作をサイクリツクに行つて順次入力され
る入力データ（IDATA）１１を処理し出力デー
タを生成し、この出力データを入力要求信号
（ISYNCI）１３と、出力要求信号（OSYNCI）
２９との位相差に応じて予め定めた時間位置で出
力することが出来る。

第４図は、第３図に示した手順を実現するため
の手段を示すブロツク図である。

第４図において、１４１はシーケンスコントロ
ーラを示し、割込信号（INT）及び位相監視回
路５１からの出力信号S₃を取込み、その信号に応
じてプログラムロム１４３から所定のプログラム
を読出し所定の端子から出力させる。このプログ
ラムロム１４３にはデータの出力時間位置を決定
するためのプログラム等を格納してある。又、１
４５はマイクロプロセツサを示しマイクロプログ
ラム出力により必要な演算を行い、入力信号を処
理し、出力信号の決定を行うと同時に出力時間決
定のための論理処理を行いシーケンスコントロー
ラを制御する。又、内蔵されたレジスタを用いて
データの一時保管を行う。

以下、第１図を参照して、この発明の信号処理
方法につき説明する。

尚、入力要求信号（ISYNCI）１３及び入力端
子５５への入力データ（IDATA）と、出力要求
信号２９とは非同期であるとする。又、信号処理
回路５３から出力されるデータは出力要求信号２
９に応じてORレジスタ７５から出力され、又、
信号処理回路５３は入力要求信号（ISYNCI）１
３が割込信号入力端子６６に入力されると同時に
信号処理の動作を開始する。

入力要求信号１３によりIRレジスタ５７に入
力データ（IDATA）１１を格納する。同時に、
信号処理回路５３からバスドライバ５９に出力さ
れる入力データ取込信号（IN）６３に応じて、
IRレジスタ５７に格納されている入力データ
（IDATA）を信号処理回路５３に取込む。

一方、入力要求信号１３と、出力要求信号２９
との位相差は第２図を参照して既に説明したよう
に、位相監視回路５１において二つの異なる時間
値監視時間α及びβを用いて判別され、位相差と
監視時間との大小関係に応じた出力信号S₃を信号
処理回路５３のPFLG端子５４に出力する。さら
に、信号処理回路５３では第３図及び第４図を参
照して既に説明したように、信号S₃に応じ入力要
求信号１３に対してのデータを出力する時間位置
を決定し、この時間位置を出力指示信号端子７３
からの出力信号（OUT）とする。この出力信
号（OUT）により、信号処理回路５３のマイ
クロプロセツサ１４５（第４図参照）に格納して
ある出力データを、データ出力端子６９から出力
レジスタバツフア７１に取込む。

従つて、ORレジスタ７５からは不定値を出力
することはなく、さらに、入力要求信号
（ISYCI）１３及び出力要求信号（OSYCI）２９
に微小なジツタが生じても、処理データを順次出
力することが出来る。

第５図Ａ〜Ｅは、この発明の理解を深めるため
第１図及び第２図に示した回路中の主要部の信号
波形を示すタイムチヤートである。

第５図Ａは入力要求信号（ISYNCI）１１の微
分出力信号S₁（以下、入力要求信号S₁と略称す
る。）を示し、第５図Ｂは出力要求信号
（OSYNCI）２９の微分出力信号S₂（以下、出力
要求信号S₂と略称する。）を示す。ただし、第５
図Ａ，ＢではS₁の周期＞S₂の周期の例を示してい
る。

又、第５図Ｃは、第一カウンタ９３、第二カウ
ンタ９５、第三カウンタ９７及び第四カウンタ９
９の有効なタイミング監視時間EPSTを示し、図
中矢印ａで示す部分は時間α以上の位相差を監視
する監視時間である。

尚、α、β及びａに相当する監視時間は入力及
び出力要求信号が現われる毎に設定されるが、第
５図Ｃでは監視時間を示す矢印は説明に必要な時
間位置のみに記載し、各時間位置に記載すること
を省略して示してある。

第５図Ｄは位相監視回路５１の出力信号S₃を示
し、又、第３図Ｅは信号処理装置５３からの出力
指示信号OUT（すなわち、データ
（OUTDATA）を出力レジスタ（この実施例で
は出力レジスタバツフア７１（第１図参照））へ
取り込ませる信号）を示す。

また、第５図中に示した矢印付きの点線は、入
力要求信号S₁及び出力要求信号S₂の位相差が監視
時間αより大きくなつて出力バツフアへのデータ
取り込み条件が第２の取り込み条件から第１の取
り込み条件に遷移する際の因果関係を示した図で
ある。すなわち、例えば時刻t_Aでの出力要求信号
S₂が入力要求信号S₁に対し時間αより大きな位相
差を示すか否かは、時刻t_Aの出力要求信号S₂が時
刻t₁，t₂の各々の入力要求信号に対しα以上の位
相差であるかどうかをみないといけないから、第
５図Ｃのt₁〜t₂間でそれが行なわれる。そして、
この場合の位相差はαより実際に大きいので、時
刻t₂で出力要求信号が到来するとS₃が「１」にな
り（第５図Ｄの時刻t₂）、かつ、いままで隣接入
力要求信号の中間で出力バツフアへデータを取り
込んでいたところ（第５図Ｅの時刻t₁₂）を入力
要求信号入力直後に取り込むよう、データ取り込
み条件が遷移する（第５図Ｅの時刻t₂）。また、
第５図において、矢印付き一点鎖線は、入力要求
信号S₁及び出力要求信号S₂の位相差が監視時間β
より小さくなつて出力バツフアへのデータ取り込
み条件が第１の取り込み条件から第２の取り込み
条件に遷移する際の因果関係を示した図である。
すなわち、t₂〜t₄までは位相差はいずれもβ以上
であるが、時刻t_Dでの出力要求信号の、時刻t₄の
入力要求信号S₁に対する位相差がβより小さくな
つたので、時刻t_Dで出力要求信号が到来するとS₃
が「０」になり（第５図Ｄの時刻t_D）、かつ、い
ままで入力要求信号直後に出力バツフアへデータ
を取り込んでいたところ（第５図Ｅの時刻t₂〜
t₄）を隣接入力要求信号の中間で取り込むよう、
データ取り込み条件が遷移する（第５図の時刻
t₄₅）。

また、第５図Ａ，Ｂ及びＥ中にはこの実施例の
方法の理解を深めるため、データ（ABC），…
…，（PQR）が処理される例を示した。ただし、
各データ（（ABC）など）は時刻t_o（ｎは０，１，
２，……）毎に入力要求信号S₁に応じ信号処理回
路５３（第１図参照）に取り込まれ、時刻t_o〜
t_o+1の間にマイクロプロセツサ１４５（第４図参
照）により処理され、真近のOUT信号に応じ
出力バツフアレジスタ７１（第１図参照）に取り
込まれ、その後、真近の出力要求信号S₂に応じ
ORバツフア７５（第１図参照）を介し外部に出
力されるものとして、示してある。つまり、例え
ば時刻t₀で入力されたデータ（ABC）は、時刻t₀
〜t₁間でマイクロプロセツサにより処理され、時
刻t₁及びt₂の中間の時刻t₁₂で出力レジスタバツフ
アに取り込まれ（第５図Ｅ）、時刻t_Aで外部に出
力される（第５図Ｂ）。また、残りの各データ
（DEF），……についても、入力及び出力要求信
号の位相差に応じ決定される取り込み条件により
出力レジスタバツフアに取り込まれ（第５図Ｅ参
照）、さらに真近の出力要求信号S₂に応じ外部に
出力される（第５図Ｂ参照）。ただし、出力レジ
スタへのデータ取り込み条件が一方の取り込み条
件から他方の取り込み条件に遷移した場合でこの
例のようにS₁の周期＞S₂の周期の場合は、データ
の重複が生じる場合がある。つまり、第５図Ｅの
時刻t₄₅では、第５図Ａの時刻t₄で取り込まれたデ
ータ（MNO）の処理が間に合わないのでこれを
出力レジスタバツフアに取り込めず出力レジスタ
バツフアには１サイクル前のデータ（JKL）が重
複して取り込まれ、これが第５図Ｂの時刻t_Eで外
部に出力される。これに対し、S₁の周期＜S₂の周
期の場合は、逆の理由からデータ抜けが生じる場
合がある。しかし、これが生じても１つのデータ
抜けで済む。

尚、この発明の信号処理方法に用いる信号処理
装置は、上述した実施例の信号処理装置に限定さ
れるものではない。実施例で説明した位相監視回
路及び信号処理回路はこの発明の目的を達成する
ことが出来る回路構成であれば他の回路でも良
い。

（発明の効果）上述した説明からも明らかなように、この発明
の信号処理方法によれば、入力要求信号及び出力
要求信号の位相差を第１及び第２の時間によつて
監視して出力バツフアへのデータ取り込みを適切
な位置で行なうようにできるので、出力要求信号
により出力バツフアからデータが出力されている
ときに出力バツフアへ新たなデータが取り込まれ
るのを防止できる。このため、信号処理装置から
不定値のデータが出力されることがない。

尚、この発明の信号処理方法は、出力バツフア
へのデータ取り込み条件が一方から他方に遷移す
る時にデータの抜け又は重複が生じる場合がある
が、データの抜け又は重複が発生したとしても一
つのデータの抜け又は重複だけですみ、従来のよ
うに大量のデータが抜けることはない。従つて、
出力バツフアへのデータ取り込み条件の切替に当
つても良好なデータ処理を行うことが出来る。

又、出力バツフアへのデータ取り込み条件の遷
移にヒステリシスを持たせてあるから、入力及び
出力要求信号の微小な位相変動に対しても安定
に、かつ、連続的にデータの入出力を行うことが
出来る。

さらに、この発明によれば非同期の入力及び出
力要求信号の位相差を判別すると共に、データの
入出力処理も同時に行うことが出来る。従つて、
エラステイツクメモリ等を有した従来の装置より
簡易な構成の装置を用いることが出来る。

これがため、非同期の複数の入力要求信号及び
出力要求信号に応じたデータの入力及び出力を、
一度に多数のデータ抜けが起こることなく行なう
ことが出来る信号処理方法を提供することが出来
る。

【図面の簡単な説明】

第１図はこの発明に用いて好適な信号処理装置
の一実施例を示す構成図、第２図はこの発明に用
いて好適な位相監視回路を示す回路図、第３図及
び第４図は第１図に示した信号処理装置の説明に
供する線図、第５図Ａ〜Ｅはこの発明の説明に供
する線図、第６図及び第７図は従来技術の説明図
である。１１……入力データ、１３……入力要求信号、
２９……出力要求信号、５１……位相監視回路、
５３……信号処理回路、５７……IRレジスタ、
５９……バスドライバ、７１……出力レジスタバ
ツフア、７５……ORレジスタ、８１……第一微
分回路、８３……第二微分回路、８５，８７，８
９，９１……AND回路、９３……第一カウンタ、
９５……第二カウンタ、９７……第三カウンタ、
９９……第四カウンタ、１０１……クロツク信
号、１０３，１０５……インバータ、１０７，１
０９……OR回路、１１１，１１３……NAND回
路、１１５……フリツプフロツプ回路、１１６…
…遅延回路、１１７，１１８……デイレーフリツ
プフロツプ、１４１……シーケンスコントロー
ラ、１４３……プログラムロム、１４５……マイ
クロプロセツサ。

Claims

【特許請求の範囲】１互いは非同期の周期的な入力要求信号及び周
期的な出力要求信号に応じデータを入力及び出力
する信号処理方法であつて、出力バツフアに取り
込まれているデータを前記出力要求信号に応じ外
部に出力する信号処理方法において、入力要求信号及び出力要求信号の位相差を、第
１の時間及び該第１の時間より短い第２の時間に
より監視し、出力バツフアへのデータ取り込みは、入力要求
信号入力直後に行なう第１の取り込み条件及び、
隣接入力要求信号の中間の時間位置で行なう第２
の取り込み条件のいずれかで行ない、前記位相差が前記第１の時間より大きい場合に
前記第１の取り込み条件に遷移し、前記位相差が
前記第２の時間より小さい場合に前記第２の取り
込み条件に遷移することを特徴とする信号処理方法。