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JPH0462098B2 - - Google Patents
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JPH0462098B2 - - Google Patents

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JPH0462098B2
JPH0462098B2 JP60253020A JP25302085A JPH0462098B2 JP H0462098 B2 JPH0462098 B2 JP H0462098B2 JP 60253020 A JP60253020 A JP 60253020A JP 25302085 A JP25302085 A JP 25302085A JP H0462098 B2 JPH0462098 B2 JP H0462098B2
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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  • General Physics & Mathematics (AREA)
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Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は複数の装置間のバスへのアクセスを調
停するためのバスアービタに関する。
Ｂ 従来技術 データ処理システムにおいてＩ／Ｏ装置を
CPUに接続するための構成はこれまでにもいろ
いろある。Ｉ／Ｏ装置の速度に比べてCPUの速
度が増してくると、それに伴つて、Ｉ／Ｏ装置を
制御する機能がデータ処理システムの全体的な性
能に大きな影響を与えるようになつてくる。した
がつて、この制御機能は主プロセツサではなく
Ｉ／Ｏチヤネルコントローラ（IOCC）に割り当
てられていた。Ｉ／Ｏチヤネルコントローラは主
として、CPUと、異なるタイプの任意数のＩ／
Ｏ装置が接続されるＩ／Ｏバスと、の間のインタ
ーフエースを制御するものである。
システムメモリがCPUと分離しており且つ自
身のメモリコントローラおよびメモリバスを有し
ているような多くのシステムでは、Ｉ／Ｏチヤネ
ルコントローラはメモリコントローラともインタ
ーフエースし、これにより、Ｉ／Ｏ装置とシステ
ムメモリとの間でＩ／Ｏデータ経路を確立するこ
とができる。
Ｉ／Ｏサブシステムが、デイスプレイ、プリン
タ、およびデイスク（またはテープ）記憶装置の
ような限られた数の従来のＩ／Ｏ装置を含む場合
は、その制御は比較的簡単である。というのは、
バスは一般的には過負荷にならずしかも簡単なポ
ーリング機構もしくは優先付け（またはその双
方）でうまく働くからである。CPUのボード外
に様々なタイプの機構が置かれる場合は、Ｉ／Ｏ
チヤネルコントローラは、バス上の他の装置の性
能に影響を与えずにそれらのデータ転送の要件を
満たすことができなければならない。CPUの割
込み制御機構およびメモリリフレツシユ機構が
Ｉ／Ｏバス上に置かれるようなシステムにおい
て、Ｉ／Ｏバスへの適切なアクセスを行うのに一
般的には従来の手法で通用してきた。
ところで主に数値データ処理に関係するデータ
処理システムの幾つかのアプリケーシヨンにおい
ては、CPUは或る期間にわたつて拘束される場
合がある。CPUの数値処理が完了するまでオペ
レータが持つていなければならないような対話式
システムでは、その時間がわずか１〜２分であつ
てもオペレータにとつては許容しがたく、しかも
これはシステムの全体的な性能にも影響を与え
る。これを避けるため、システムのＩ／Ｏバスに
コプロセツサを付加できるようにすることが提案
された。そのような構成は容易に実現できるが、
そうなるとバスへのアクセスを許可するための従
来の手法はもはや有効ではない。というのは、コ
プロセツサは、常時、所定の短時間間隔で主シス
テムメモリから、命令を取出すためＩ／Ｏバスへ
のアクセスを必要とするからである。コプロセツ
サの命令取出しオペレーシヨンは、コプロセツサ
のメモリのリフレツシユの短時間を除いた全ての
時間でＩ／Ｏバスを効率よく使用できるだろう。
もし許されるなら、コプロセツサはＩ／Ｏバスに
接続された他の全ての装置からの使用要求を排除
するように長時間の間Ｉ／Ｏバスを使用するであ
ろう。コプロセツサは時間的にいうと命令取出し
オペレーシヨンが90％、コプロセツサのためのメ
モリリフレツシユオペレーシヨンが、残り10％で
あろうから、Ｉ／Ｏバスは過負荷になる。
Ｉ／Ｏバスに接続された全てのＩ／Ｏ装置が最
大能力で走行すると、Ｉ／Ｏバスが過負荷になる
ので従来の優先付け機構は或る装置をＩ／Ｏバス
から締め出すことになるであろう。
Ｃ 発明が解決しようとする問題点 以上説明したように、Ｉ／Ｏバスに複数の周辺
装置およびコプロセツサが接続されたＩ／Ｏサブ
システムにおいては従来のＩ／Ｏバスアービタを
用いる限りは、コプロセツサを含む周辺装置の全
てがＩ／Ｏバスを効率よく利用するというのは不
可能である。
したがつて本発明の目的は、装置の全てがバス
を効率よく利用できるようにすることである。
Ｄ 問題点を解決するための手段 本発明によれば、複数台のＩ／Ｏ装置（図面中
ではＩ／Ｏコントローラと称している）を共通
Ｉ／Ｏバスを介して共通Ｉ／Ｏチヤネルコントロ
ーラへ選択的に接続してプロセツサ又はメモリと
の間でデータ転送を実行する標準型のデータ処理
装置において、上記メモリ中の記憶されたプログ
ラムを実行するコプロセツサを共通Ｉ／Ｏバスに
選択的に接続し、その際最下位の優先順位を割り
当てておき、各Ｉ／Ｏ装置は、一旦獲得したバス
制御権を、自発的に放棄しない限り、常時、保持
し続ける一方、コプロセツサは、他のＩ／Ｏ装置
からのバスアクセス要求に応じて、自己のバス制
御権を一時的に放棄するが、常時、バスアクセス
要求を継続する事により、Ｉ／Ｏ装置が自発的に
バスを解放したとき自動的にバス制御権がコプロ
セツサに返還させるようバスアービタが構成され
ている。
［構成］ 主プロセツサ（CPU）と、該主プロセツサと
の間でデータ転送を行うように接続された主メモ
リシステムと、共通のＩ／Ｏバス２４を通して共
通のＩ／Ｏチヤネルコントローラ１４，１４Ａ，
１４Ｂへ夫々選択的に接続される複数台のＩ／Ｏ
装置２０，２１，２２，２３とを備え、各Ｉ／Ｏ
装置から発生されたバスアクセス要求信号をＩ／
Ｏチヤネルコントローラのバスアービタ手段の制
御の下に処理して予め定めた優先順位の相対的最
高位の１つの要求元Ｉ／Ｏ装置を肯定応答信号に
より選択してそのＩ／Ｏ装置と主プロセツサ又は
主メモリシステムの間で、そのバスアクセス要求
信号が消滅する迄、データ転送を実行するように
構成されたデータ処理装置において、 上記主メモリシステムに記憶された別のプログ
ラムの制御の下に、常時、主プロセツサとは独立
してデータ処理動作を実行しうるコプロセツサを
設け、このコプロセツサは、実行すべき命令の主
メモリシステムからの転送に当り上記バスアービ
タ手段の制御の下に上記Ｉ／Ｏバスへ実質的に最
低位の優先順位で選択的に接続されるよう構成さ
れており、 上記バスアービタ手段は、上記コプロセツサか
らのバスアクセス要求信号の第１レベル及び優先
順位の高いＩ／Ｏ装置からバスアクセス要求信号
の第２レベルに応答して上記コプロセツサにバス
アクセス制御権を許可するための第１レベルの肯
定応答信号を発生すると共に、優先順位の高い
Ｉ／Ｏ装置からのバスアクセス要求信号の第１レ
ベルへの変更に応答して、コプロセツサへの上記
肯定応答信号を第２レベルへ復帰させる回路手段
を含んでおり、 上記コプロセツサは、上記肯定応答信号の第２
レベルへの復帰に応答してバスアクセス要求信号
の第１レベルから第２レベルへ復帰させると共に
バスを解放させる一方、上記バスアクセス要求信
号の第２レベルへの復帰後の一定の短時間経過後
に自動的にバスアクセス要求信号を第１レベルへ
変更して保持する手段を含んでいる、 事を特徴とするデータ処理装置 ［作用］ コプロセツサは、主メモリシステムに記憶され
た自己の命令をＩ／Ｏバスを通して１又は複数の
命令サイクル毎に取出す必要があり、そのため命
令取出しサイクルを制御する自己のクロツクを有
し、その制御の下にバスアクセスが行われる。本
発明のバスアービタ手段（以下、単にバスアービ
タという）は、このようなコプロセツサ及び複数
台のＩ／Ｏ装置を含むＩ／Ｏサブシステムによる
Ｉ／Ｏバスへのアクセスを調停するものとして働
く。共通のＩ／Ｏバスの転送能力のま殆どすべて
がコプロセツサのために主メモリシステムから命
令を取出して転送する動作に費やされる必要があ
る。このような環境の下では、コプロセツサは、
高優先順位の他の装置からのバス要求のためにバ
スを解放する直後の極めて短時間を除いて、常時
にバスアクセス要求信号をアービタへ供給してバ
スアクセス権を獲得する準備をする。
本発明のバスアービタは、命令取出しオペレー
シヨンの場合にはコプロセツサを優先順位の低い
ものとして認識する。命令取出しオペレーシヨン
の優先順位はＩ／Ｏバスに接続された他の全ての
周辺装置よりも低い（すなわち最も低い）もので
よい。バスアービタは、さらに、コプロセツサの
メモリのリフレツシユオペレーシヨンおよび
CPUからのPIO（プログラムされたＩ／Ｏ）要求
を優先順位の高いものとして認識する。したがつ
て、優先順位の高い要求がない限りはコプロセツ
サはＩ／Ｏバスのアクセス権を保持することがで
きる。優先順位の高い要求があつたときは、その
バスサイクルでＩ／Ｏバスが使用可能になつた時
点でコプロセツサはＩ／Ｏバスを解放する。Ｉ／
Ｏバスを解放した後、コプロセツサはＩ／Ｏバス
へのアクセス要求を絶えず発し続け、優先順位の
高い要求が出されなくなつたときに再びアクセス
権が与えられる。
本発明によれば、既存のＩ／Ｏチヤネルプロト
コルを変更せず且つコプロセツサに余分の入力ピ
ンを必要とせずに、コプロセツサはＩ／Ｏバスを
解放することができる。バスアービタの設計上、
コプロセツサ用の１つのバスアービトレーシヨン
信号は通常のＩ／Ｏ装置用のバスアービトレーシ
ヨン信号とは異なつている。コプロセツサに割り
当てられたＩ／Ｏカードソケツトでは、通常、
Ｉ／Ｏ装置によつて殆ど使用されない１つの信号
線をコプロセツサのこの特別のバスアービトレー
シヨン信号線として使用するように設計変更す
る。データ処理システムにコプロセツサを組込ま
ないときは、他の全ての周辺装置は実質的にはこ
の特別のソケツトを他のＩ／Ｏカードのソケツト
として問題なく使うことができる。Ｉ／Ｏバスに
コプロセツサがなくても、Ｉ／Ｏバスおよびその
プロトコルの通常の使用に影響はない。
コプロセツサ以外のＩ／Ｏ装置はＩ／Ｏバスの
アクセス権を自発的に放棄しない限りは一旦獲得
したアクセス権を保持続けることができ、一方、
コプロセツサはこれらのＩ／Ｏ装置からのアクセ
スの要求があればこれに応答してＩ／Ｏバスのア
クセス権を放棄する。しかしながら、コプロセツ
サはアクセスの要求を絶えず出し続けているの
で、他のＩ／Ｏ装置からの要求がなくなればＩ／
Ｏバスのアクセス権は自動的にコプロセツサに与
えられる。
［実施例］ 図面を参照しながら本実施例を詳述する。
第３図に示すように、データ処理システムは
CPU１０、メモリコントローラ１１、ROS
（Read Only Storage）１２、リフレツシユ／チ
ヤージ部REF／CHG１３、およびＩ／Ｏチヤネ
ルコントローラ（以下、IOCCという）１４Ａを
有する。好適には、これらの構成要素はそれぞれ
別のIC（Integrated Circuit）モジユールで構成
され、通常の印刷回路カード１５に取り付けられ
る。回路カード１５は以下の説明ではプロセツサ
カード１５と呼ぶ。
このデータ処理システムは、さらに、複数の
RAM１６を有する。これらのRAM１６も同様
にメモリカード１７に取り付けられた集積メモリ
モジユールである。メモリバス１８はメモリコン
トローラ１１とRAM１６しの間を接続する。
ROS１２およびリフレツシユ／チヤージ部１３
はメモリバス１８に接続される。メモリバス１８
はデータ信号および制御信号を供給する部分と、
RAM１６へのアドレス情報を供給する部分とを
含む。メモリバス１８は32個のデータラインとア
ドレス信号および制御信号用の32個のラインを有
するものとみなすことができる。メモリバス１８
はさらに、データ信号および制御信号の両方のた
めのパリテイチエツクラインのようなラインを有
する。
CPU１０の出力はバス１０Ｂを介してメモリ
コントローラ１１およびIOCC１４Ａに接続する。
バス１０Ｂの幅は64ビツトである。
図示のＩ／Ｏチヤネルコントローラはプロセツ
サカード１５上の部分１４Ａと、複数のＩ／Ｏ装
置の接続された部分１４Ｂとを有する。キーボー
ドコントローラ２０、通信コントローラ２１、割
込みコントローラ２２、およびダイレクトメモリ
アクセスコントローラ（以下、DMAコントロー
ラという）２３のようなＩ／Ｏ装置がＩ／Ｏバス
２４に接続される。さらに、Ｉ／Ｏバス２４は幾
つかのソケツトを有しており、これらのソケツト
に機能拡張用の追加のＩ／Ｏカード２６，２７、
および２８を差し込むことによつて他の機能を付
加することができる。
第２図にこれをもう少し詳しく示した。幾つか
の本来のＩ／Ｏ装置はIOCC１４Ｂに直接接続さ
れ、その他の機構は取り外し可能なカードを介し
て提供される。Ｉ／Ｏカード２６，２７、および
２８（第３図）は第２図では参照番号２９で示し
た。これらのカードは、様々なIBMパーソナル
コンピユータで使用されている従来の取り外し可
能な標準的カードでもよい。コプロセツサ用の
Ｉ／Ｏカードには、RAMモジユール、通信ポー
ト、およびビデオアダプタが設けてある。
さらに、適切なデイスク記憶装置を接続するた
めのデイスク／デイスケツトアダプタを設ける。
Ｉ／Ｏバス２４はデータラインおよび制御ライ
ンの両方を有する。データラインおよび制御ライ
ンの幅はいずれも16ビツトで、、そのアーキテク
チヤはIBM PC／ATのＩ／Ｏバスのアーキテク
チヤと同一である。
アービタ３０とシステムの他の構成要素との制
御信号関係を第１図に示す。プロセツサカード１
５（第３図）はＩ／Ｏバスが空き状態のときは、
Ｉ／Ｏバスへのアクセス制御権を自動的に付与さ
れている。デイスプレイプリンタのようなDMA
装置がＩ／Ｏバス２４を使用したいときは、
DMAコントローラ３１または３２の一方を介し
てアービタ３０にアクセス要求が必ず出される。
その要求を検知すると、、アービタ３０はプロセ
ツサカード１５への−HRQ（ホールド要求）信号
によりＩ／Ｏバス２４の制御権のプロセツサカー
ドからアービタへの切換を要求する。次に、アー
ビタ３０は要求元装置に適切な肯定応答信号を発
生する。この例では、これは＋SHLDA（共用ホ
ールド肯定応答）１または２信号である。DMA
コントローラは接続されたDMA装置からの要求
を監視しそれらに優先順位を与えて、どのDMA
装置が肯定応答信号を受け取るべきかを決める。
DMAコントローラが特定のDMA装置への肯定
応答ラインを活動化すると、それはＩ／Ｏバス２
４に接続される。
アービタ３０へ供給されるRFRQ（リフレツシ
ユ要求）信号はリフレツシユ回路３４から入力さ
れるものである。リフレツシユ回路３４は、Ｉ／
Ｏバス２４に接続されコプロセツサによつて使用
されるメモリにリフレツシユ信号を供給するため
に用いる。メモリは周期的にリフレツシユしなけ
ればならないので、またはエラーが発生するかも
しれないので、RFRQ信号は、DMAコントロー
ラ３１および３２からの＋SHRQ1信号および＋
SHRQ2信号よりも優先順位は高い。
−PIORQ（プログラムされたＩ／Ｏ要求）信号
はプロセツサカード１５から発生されるもので、
Ｉ／Ｏバス２４の制御権再獲得に関する要求が未
決定のとき活動化される。この要求は、全ての
DMA要求およびリフレツシユ要求が満たされた
ときだけ許可される。この要求が許可されると、
アービタ３０は−HRQ信号を非活動化する。−
HRQ信号は、Ｉ／Ｏバス２４が解放され今やプ
ロセツサカード１５の制御下にあるということ
を、プロセツサカード１５に知らせるためのもの
である。
アービタ３０への最後の入力はコプロセツサか
らの＋CPRQ（コプロセツサ要求）信号である。
この要求は−CPACK（コプロセツサ肯定応答）
信号によつてコプロセツサに肯定応答される。コ
プロセツサは、約90％の稼動時間、その命令取出
しにＩ／Ｏバス２４を占用するかも知れないか
ら、この要求の優先順位は最も低く、したがつて
この要求は、それよりも優先順位の高い他の要求
があれば、受理されない。−CPACK信号が非活
動化されると、次のサイクルの終りでコプロセツ
サがＩ／Ｏバス２４の制御権を放棄し、アービタ
３０への−MST（マスタ）信号が非活動化され
る。
プロセツサカード１５が制御権を得たいときコ
プロセツサがＩ／Ｏバス２４を使用中であるとす
ると、コプロセツサの肯定応答信号は非活動化さ
れアービタ３０への＋CPRQ信号が除去される。
コプロセツサは現バスシーケンスを完了し−
MST信号を非活動化して、バスが空いたことを
アービタ３０に知らせる。こうして−HRQ信号
が非活動化される。
以上を要約すると、次のようになる。Ｉ／Ｏバ
ス２４へのアクセスを要求できる信号は優先順位
の高いものから、 ＋RFRQ ＋SHRQ１ （CH ０，１，２，３） ＋SHRQ２ （CH ５，６，７） −PIORQ ＋CPRQ である。
優先順位は線形的である。コプロセツサを除い
て或る装置にＩ／Ｏバス２４の制御権が与えられ
ると、その装置は自身の要求を取り下げるまでそ
の制御権を保持する。コプロセツサが自身の要求
を取り下げるよう強制されるようなやり方を以
下、第４図および第５図を参照しながら説明す
る。
第４図に示す論理回路はアービタ３０の主要部
であり、バスに接続された他の装置からの要求に
応答して−CPACK信号を非活動化するよう機能
する。参照番号４１のところはPLA
（Programmable Logic Array）を含む。PLA
には４つの入力、すなわち、＋CPRQ信号、
HIPR（高優先順位）信号、アービトレーシヨン
クロツク信号、および−MST信号が供給される。
これまでにも説明したように、コプロセツサから
の要求信号は、アービタ３０の論理回路を再循環
させる目的で中断するとき以外は絶えず出し続け
られて、バスへのアクセスの要求を行つている。
この様子を第５図に示す。肯定応答（高い優先順
位を有する任意の肯定応答またはコプロセツサへ
の肯定応答する）信号の立下がりで、コプロセツ
サに、コプロセツサの要求信号を落としてバスを
空けるべきであることを知らせる。第５図に示す
ように、これらの事象のサーケンスは、時刻Ｔ１
で上げられるコプロセツサの要求信号から始ま
る。コプロセツサの要求信号は時刻Ｔ２で上がる
肯定応答信号によつて肯定応答されて、コプロセ
ツサは時刻Ｔ３で制御権を獲得する。時刻Ｔ４で
アービタ３０はRFRQ信号を受け取り、これによ
り時刻Ｔ５で肯定応答信号が落ちて、コプロセツ
サは時刻Ｔ６でバスを解放する。コプロセツサの
要求信号は時刻Ｔ７から短期間だけ落ちるが時刻
Ｔ８で自動的に上がる。このときバスはどこにも
占有されていないので、時刻Ｔ９で肯定応答信号
がコプロセツサに供給されて、コプロセツサはバ
スの制御を再開する。
時刻Ｔ１１でDMAの要求が出されて、時刻Ｔ
１２でコプロセツサの肯定応答信号が非活動化さ
れる。コプロセツサは時刻Ｔ１３でバスの制御権
を放棄して、時刻Ｔ１４でバスの制御権を要求す
る。DMA要求がまだ続いているので、コプロセ
ツサには肯定応答がなされない。時刻Ｔ１５で
DMAの要求信号が非活動化されると、時刻Ｔ１
６で肯定応答信号は上がることができる。コプロ
セツサは時刻Ｔ１７でバスの制御権を再び獲得す
るが、時刻Ｔ１８で別のRFRQ信号が発生すれば
それを失う。こうして時刻Ｔ１９で肯定応答信号
が落ちて時刻Ｔ２０でコプロセツサはバスを解放
する。したがつてコプロセツサは時刻Ｔ２１で要
求信号を下げる。
その後すぐに時刻Ｔ２２でコプロセツサの別の
要求信号が活動化され、この要求が時刻Ｔ２３で
許可される。コプロセツサは時刻Ｔ２４で制御権
を獲得して、時刻Ｔ２５で別のDMA要求を受け
取るまでそれを保持する。コプロセツサに現バス
サイクルの終りで制御権を放棄させることによつ
て、他の装置が制御権を獲得するようにした以上
の手法で、このオペレーシヨンは続く。
第１図および第６図に示すように、“アービタ
滅勢”信号IOCC14からアービタ３０に供給され
る。第６図には＋CPRQ信号、−HRQ信号、−
HLDA信号、−CPACK信号、およびクロツク信
号のタイミングも示してある。メモリコントロー
ラ１１がDMA転送でＩ／Ｏチヤネルコントロー
ラに例外応答を送る場合、アービタ３０を滅勢す
ることができる。アービタ付勢信号を供給するた
めのアービタ３０に在るラツチをアービタ滅勢信
号でリセツトする。アービタ滅勢信号で、DMA
コントローラ３１および３２もリセツトすること
ができる。このリセツトにより、DMAコントロ
ーラはバスを解放する。このリセツトは、メモリ
コントローラの例外を生じさせた状況を調整する
ための機会を提供する。この例外がコプロセツサ
によつて引き起こされたものであるときは、リセ
ツト信号はなお、DMAコントローラに送られる
のでコプロセツサの肯定応答信号が非活動化さ
れ、これにより、現バスサイクルの終りでコプロ
セツサはバスの制御権を放棄させられる。
アービタ３０は−POR（電源投入リセツト）信
号がIOCC１４に供給されたときにも滅勢される。
プロセツサカード１５は−CHRST（チヤネルリ
セツト）信号を発生することによりアービタ３０
を滅勢することも可能である。
以上に示したアービタによれば、他のＩ／Ｏ装
置の機能にはほとんど影響を与えずにデータ処理
システムのＩ／Ｏバスにコプロセツサを接続し
Ｉ／Ｏバスを効率よく利用することができる。
Ｆ 発明の効果 以上説明したように本発明によれば、コプロセ
ツサの命令取出しオペレーシヨンの場合のバスへ
のアクセス要求は他の装置からの要求がない限り
許可され、他から要求があればバスが解放される
から、全体としてバスの占有時間の長いコプロセ
ツサからの要求も他のＩ／Ｏ装置からの要求も適
切に処理されてすべての装置がバスを効率よく利
用できる。
【図面の簡単な説明】
第１図は本発明のアービタと他の装置との間の
制御信号線の関係を説明する図、第２図および第
３図は本発明のアービタを利用することのできる
データ処理システムを示す図、第４図はコプロセ
ツサへの肯定応答信号を制御するための論理を示
す図、第５図はコプロセツサのＩ／Ｏバスの制御
の例を示す図、第６図はアービタ３０の滅勢に関
係する信号のタイミングを示す図である。

Claims (1)

  1. 【特許請求の範囲】 １ 主プロセツサ（CPU）と、該主プロセツサ
    との間でデータ転送を行うように接続された主メ
    モリシステムと、共通のＩ／Ｏバス２４を通して
    共通のＩ／Ｏチヤネルコントローラ１４，１４
    Ａ，１４Ｂへ夫々選択的に接続される複数台の
    Ｉ／Ｏ装置２０，２１，２２，２３とを備え、各
    Ｉ／Ｏ装置から発生されたバスアクセス要求信号
    をＩ／Ｏチヤネルコントローラのバスアービタ手
    段の制御の下に処理して予め定めた優先順位の相
    対的最高位の１つの要求元Ｉ／Ｏ装置を肯定応答
    信号により選択してそのＩ／Ｏ装置と主プロセツ
    サ又は主メモリシステムの間で、そのバスアクセ
    ス要求信号が消滅する迄、データ転送を実行する
    ように構成されたデータ処理装置において、 上記主メモリシステムに記憶された別のプログ
    ラムの制御の下に、常時、主プロセツサとは独立
    してデータ処理動作を実行しうるコプロセツサを
    設け、このコプロセツサは、実行すべき命令の主
    メモリシステムからの転送に当り上記バスアービ
    タ手段の制御の下に上記Ｉ／Ｏバスへ実質的に最
    低位の優先順位で選択的に接続されるよう構成さ
    れており、 上記バスアービタ手段は、上記コプロセツサか
    らのバスアクセス要求信号の第１レベル及び優先
    順位の高いＩ／Ｏ装置からバスアクセス要求信号
    の第２レベルに応答して上記コプロセツサにバス
    アクセス制御権を許可するための第１レベルの肯
    定応答信号を発生すると共に、優先順位の高い
    Ｉ／Ｏ装置からのバスアクセス要求信号の第１レ
    ベルへの変更に応答して、コプロセツサへの上記
    肯定応答信号を第２レベルへ復帰させる回路手段
    を含んでおり、 上記コプロセツサは、上記肯定応答信号の第２
    レベルへの復帰に応答してバスアクセス要求信号
    の第１レベルから第２レベルへ復帰させると共に
    バスを解放させる一方、上記バスアクセス要求信
    号の第２レベルへの復帰後の一定の短時間経過後
    に自動的にバスアクセス要求信号を第１レベルへ
    変更して保持する手段を含んでいる、 事を特徴とするデータ処理装置。
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