JPH0472428B2 - - Google Patents

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は、テレプロセシング・システムに関す
るものであり、テレプロセシング・システム内で
のメツセージの交換を制御するプロトコルに関す
るものである。

Ｂ 従来技術 情報を収集したり流布したりする手段として、
テレプロセシングあるいは分散処理を使用するこ
とは周知の方法である。テレプロセシングは、社
会の各分野で利用されているが、そのうち特にテ
レプロセシングが重要となつた分野には、銀行、
小売店、スーパーマーケツト等がある。

代表的な分散データ処理システムは、通信ライ
ンを通じて主コンピユータに結合された複数のデ
ータ端末、または他の種類の入出力装置を含んで
いる。入出力装置には、キーボード、磁気ストラ
イプ・リーダ、表示装置、スキヤナ等が含まれ
る。価格情報、照会等のデータは、入出力装置に
入力され、処理のため主コンピユータに送られ、
結果が入出力装置に戻される。

上記の基本構成に加えて、各テレプロセシン
グ・システムは、メツセージの伝達を制御するた
めに、一連の規則または伝達技法（プロトコルと
呼ばれる）を必要とする。効率の良いテレプロセ
シング・システムは、良く計画されたプロトコル
を使用するものである。このようなプロトコル
は、データを伝送するだけでなく、パス制御、誤
り検出、誤りの自動修復等の機能を有するもので
なければならない。周知の同期データ・リンク制
御（SDLC）ネツトワーク・プロトコルはこれら
の必要条件を満たすものである。このSDLC技術
は、本出願人により開発された。

SDLCで用いられる基本伝送単位をフレームと
称する。SDLCフレームの形式は、開始フラグ・
フイールド、アドレス・フイールド、制御フイー
ルド、情報フイールド、２つのCRCフイールド、
および終了フラグ・フイールドからなり、この順
に連結されている。正しい動作のためには、受信
機はフレームの区切り（すなわち開始フラグおよ
び終了フラグ）を識別できることが重要である。
このため、フラグ・バイトには独特のビツト・パ
ータン（たとえば01111110）が割当てられる。こ
のパターンは、ビツト・スタフイング（ゼロ挿
入）と呼ばれる方法で、フレーム内の別の場所に
現れることが防止されている。簡単に述べれば、
ビツト・スタフイングは、フレームを伝送すると
き、フラグ・バイトを除いて５つの連続した論理
“１”ビツトのストリングが伝送されるごとに１
つの論理“０”を挿入する。

SDLCプロトコルにより設計された受信装置
は、フラグ・バイトによつてフレームの区切りを
検出する。その後、５つの連続した“１”ビツト
の後に“０”ビツトがある場合は、“０”ビツト
は廃棄される。このようにして、フレーム中の各
バイトは、受信装置を混乱させることなく、どの
ような８ビツトの組合せもとり得る。

効率の良いプロトコルには、端末がデータを通
信リンクに挿入または伝送できる状態を制御する
規則が必要である。“ポーリング”は周知の従来
技術である。この技術によれば、制御処理装置が
定期的に“ポール”と称する短いメツセージを発
する。局すなわち入出力装置は、ポールを受信す
ると、予め組立てられたデータを制御処理装置に
伝送する。

上記のほかに、従来技術には、分散データ処理
システム内でメツセージを交換するのに使用する
ことのできる、他の伝送方法が開示されている。
下記の特許は、従来技術のいくつかを開示したも
のである。

米国特許第3866175号明細書は、中央処理装置
と、遠隔の対話式データ端末とが、単一のチヤネ
ルでデータ通信する方法を開示している。チヤネ
ルに結合した制御装置が、アドレス発生装置の出
力を選択的に用いて、指定の端末へのポール・メ
ツセージを発生する。端末が活動状態にあるか非
活動状態にあるかを表わす再循環シフト・レジス
タが、アドレス発生装置の動作に同調して、制御
装置に、活動状態にある端末のみ、ポーリングさ
せる。

米国特許第4156866号明細書は、複数の遠隔端
末が単一のチヤネルを通じて中央コンピユータに
結合した分散データ処理装置について開示してい
る。各端末は、端末間の通信を行うために中央コ
ンピユータが用いる独特のアドレスを有する。端
末への有効なメツセージを送るため、端末のアド
レスおよび該アドレスに伴う指令信号が２回連続
して伝送される。指令信号は受信装置で遂行すべ
き機能を指定する。

米国特許第3453597号明細書は、単一のチヤネ
ルが多重局を伝送局と相互接続する多重局デイジ
タル通信システムが開示している。伝送局は、ス
タート・ビツトおよびストツプ・ビツトによつて
挟まれた一意的なアドレスを用いて各遠隔局を指
定する。

米国特許第4456957号明細書は、単一の経路指
定モジユールが、複数のデータ入力端末をホス
ト・コンピユータおよび永久記憶装置に相互接続
する分散コンピユータ・システムを開示してい
る。経路指定モジユールは、各種システムを結合
するインタフエースを介する経路指定のための決
定テーブルを含む経路指定ロジツクを使用する。

米国特許第4466001号明細書は、基本局が、各
端末で同期信号として使用される基準信号を伝送
する。半二重通信システムを開示している。基本
局に送るデータを有する各ユニツは、自身に割当
てられたタイム・スロツト中に、サイレント・キ
ヤリア伝送のバースト等の、非常に簡単な信号で
応答する。応答するユニツトだけが、ポーリン
グ・サイクルにおいて実質的にポーリングされ
る。

米国特許第3903507号明細書は、中央処理装置
からの情報が同時に全端末に送られ、処理装置が
個別に端末を“聞く”通信システムを開示してい
る。各端末がアドレスされている時、前のアドレ
ス端末がマルチプレクサ切換装置により中央処理
装置に接続される。前のアドレス端末は、送るべ
き情報を持つている場合は、中央処理装置がそれ
以上現在のアドレスを伝送するのを中止させるキ
ヤリアを出す。

米国特許第4298978号明細書は、システム内の
端末間で情報を交換するための通信システムおよ
び効率の良い伝送フレームを開示している。伝送
フレームは、アドレス・フイールドとデータ・フ
イールドからなり、アドレス・フイールドは、ス
タート・ビツトおよびストツプ・ビツトで囲ま
れ、データ・フイールドは、他のデータ・フイー
ルドの前にあるときは１つのスタート・ビツトと
１つのストツプ・ビツトを有し、アドレス・フイ
ールドの前にあるときは１つのスタート・ビツト
と２つのストツプ・ビツトを有する。

上記の説明により、従来技術の伝送技術は、
SDLC型のプロトコルと、非SDLC型のプロトコ
ルに大別できることがわかる。本発明の方法で
は、非SDLC型のプロトコルを使用する装置を用
いることもできるが、SDLC型プロトコルを使用
する装置を用いると、良好な結果が得られ、この
ことについては、その環境で説明する。

Ｃ 発明が解決しようとする問題点 本発明の主目的は、直列チヤネル分散データ処
理ネツトワークに使用する、一組のSDLC型プロ
トコルを提供することにある。

本発明のより特別な目的は、オーバヘツド（す
なわち制御フイールドの数）が、従来可能であつ
たものより少い基本伝送フレームを提供すること
にある。

Ｄ 問題点を解決するための手段 本発明の目的は、開始フラグ・フイールドおよ
びアドレス・フイールドが一緒になつた基本フレ
ーム形式を用いることにより達成される。この一
緒になつたフイールドは制御ビツトを含み、それ
によりフイールドが区切りフイールドか、非区切
りフイールドかを示す。制御ビツトの使用によ
り、フレーム中のバイトに関しては、すべてのビ
ツトの組合わせが可能である。フレームを発生
し、処理する手段が各装置および制御装置に設け
られる。

基本フレーム形式は、制御ビツト（区切り制御
ビツト）を有するアドレス・フイールド、制御フ
イールド、データ・フイールド、２つのCRCフ
イールド、および終了フラグ・フイールドを含
む。これらのフイールドは、この順に連結されて
いる。アドレス・フイールド内に第２の制御ビツ
トを与えることにより、フレーム形式は、異なる
種類のメツセージを伝送するのに適合される。

制御装置から装置へのアウトバウンド・チヤネ
ル上で、メツセージは“ポール”を含む。“ポー
ル”メツセージは、予め定めた第１の状態に設定
されている第２の制御ビツト（ポール・ビツト）
および区切り制御ビツトを有するアドレス・フイ
ールドを含む。これらのビツトは、論理“１”に
設定されていることが好ましい。フイールド中の
アドレスは、ポーリングされている装置のアドレ
スである。

データ・メツセージは、基本フレーム形式にお
いて第２の制御ビツトが予め定めた第２の状態、
好ましくは論理“０”に設定されている。

応答メツセージは、基本フレーム形式からデー
タ・フイールドを差引いて形成される。装置が
“ポール”を受信しても送信するメツセージがな
い場合は、“EOP”（ポール終了）と称する特別
なメツセージが、制御装置に送られる。

Ｅ 実施例 本発明は、どの種類のコンピユータ・システム
にも使用できるが、小売店、デパート等で使用す
るコンピユータ・システムに最適である。この特
別な目的のコンピユータ・システムは、POS端
末とも呼ばれている。以後この一般用語を使用す
る。しかし、本発明の方法を他の種類のコンピユ
ータ・システムでも使用できることは、当業者に
は自明のことであろう。

第１Ａ図はPOSシステムを示したもので、複
数のデータ端末（Ｔ）１１が含まれる。これらの
データ端末１０は、通信媒体１２を介して、スト
ア制御装置１４に結合されている。このストア制
御装置１４はさらに通信リンク１６を介してホス
ト・コンピユータ・システム（図示されていな
い）に結合されている。通信媒体１２はループ構
成のものが好ましい。ループ上のメツセージは、
矢印で示す方向に流れる。この種の構成では、端
末１０は販売取引を計算するのに用いられ、スト
ア制御装置１４はデータ収集機能、価格調整、価
格調べ、ストア管理機能等を実行する。

第２Ａ図〜２Ｄ図は、端末とそれに接続されて
いる入出力装置との間の通信に用いるメツセージ
形式すなわちフレームを図式化したものである。
第２Ａ図は、データ・フレームの形式を示す。こ
のデータ・フレームは、端末の制御装置（後述）
から接続されている装置（以下、単に装置と云え
ば入出力装置を意味する）へ、または装置から制
御装置へ、情報を送るのに用いられる。このデー
タ・フレームには、アドレス・フイールド、制御
フイールド、データ・フイールド、２つのCRC
（巡回冗長検査）フイールド、および終了フラ
グ・フイールドが含まれる。CRCおよびフラ
グ・フイールドは、周知のSDLC型のプロトコル
に用いられるこれらのフイールドと類似のもので
ある。CRCフイールドは、周知の多項式により
送信局で計算され、メツセージの一部として送信
される誤り情報を含む。終了フラグ・フイールド
は、受信装置にメツセージが終了したことを示
す。データ・フイールドは、入出力装置と制御装
置の間で交換されるデータを含む。制御フイール
ドは、データ・フレーム、データ・フレームへの
応答、オン・ラインへの移行要求、オン・ライン
要求の受諾等の、制御情報を含む。この制御情報
は、周知のSDLC型プロトコルに使用されるもの
と同様である。

アドレス・フイールドは２つの目的に用いられ
る。このフイールドは、入出力装置のアドレスを
含み、更にメツセージまたはフレームの区切りフ
イールドとしても作用する。詳細は後述するが、
この２つの役割り（すなわち、開始区切りフイー
ルドおよびアドレス・フイールドとしての）を果
たすために、このフイールドは、自身が開始区切
り文字であるか透過データ文字であるかを示す制
御ビツトを含んでいる。この制御ビツトが第１の
状態に設定されている場合、すなわち論理“１”
の場合は、このフイールドは区切りフイールドで
ある。制御ビツトが他方の状態（“０”）に設定さ
れている場合は、このフイールドは透過データで
ある。

第２Ｂ図は、応答フレームを図式化したもので
ある。応答フレームは、両方向トラフイツク（す
なわち、制御装置から装置へ、またはその逆）の
転送に用いられる。すべてのメツセージに対して
受信装置の応答があることに注意されたい。受信
装置は入出力装置であつても制御装置であつても
よい。応答は、メツセージが受信されたかどうか
について、送信側に知らせるのに必要である。応
答フレーム中の各フイールドはデータ・フレーム
のところで説明したものと同じである。

第２Ｃ図はポール・フレームを図式化したもの
である。このポール・フレームは、装置がメツセ
ージをチヤネルに送ることができるようにするも
のである。後述のように、制御装置は、通信制御
装置とともに、ポール・フレームをつくり、これ
を直列入出力チヤネルに送る。チヤネルに自身の
アドレスを送る装置は、自由にチヤネルを捕捉
し、メツセージを制御装置に伝送する。ポール・
フレームの中核はアドレス・フイールドである。
アドレス・フイールドにおけるビツト定義につい
ては後述する。ポール・フレームにおけるアドレ
ス・フイールドの機能は、データ・フレームおよ
び応答フレームの機能と同様である。

本発明の実施例において、ポール・フレームの
アドレス・フイールドの前に24個の“１”ビツト
がある。この後にも24個の“１”ビツトと、他の
アドレス・フイールドが続く。アドレス・フイー
ルドの前後のビツト列は、主としてラインまたは
受信装置の条件付けに用いられる。もちろん、他
のビツト列をラインの条件付けに用いることもで
き、第２Ｃ図に示す特定の例によつて、本発明の
範囲が限定されるものではない。前述のように、
ポール・フレームの中核は、制御ビツトを含むだ
けのアドレス・フイールドである。ラインを条件
付けるために伝送されるビツトは、設計の選択だ
けの問題であり、本発明の範囲または原理から逸
脱することなく、数およびその他の形状を変える
ことができる。

第２Ｄ図は、チヤネル上の文字形式のためのビ
ツト構造を詳細に示す。文字は１から12までの番
号を付した12のビツトからなる。ビツト１はスタ
ート・ビツトであり、通常は論理“０”である。
ビツト２から９まではデータ・ビツトである。ビ
ツト９（C2のラベルを付した）は、文字がアド
レスである場合のみ、送受信制御ビツトとなる。

このビツトがたとえば論理“０”に設定される
と、チヤネル上にメツセージがあることを受信装
置に知らせる。同様に、C2の位置に論理“１”
がある場合は、メツセージが“ポール”であり、
装置が持ついてる如何なるメツセージも制御装置
に送ることができることを受信装置に知らせる。
装置が制御装置に送るメツセージを持つていない
場合は、この装置は特別の、ポール応答メツセー
ジを送る。このポール応答メツセージは、“ポー
ル終了（EOP）”と呼ばれる。ポール応答メツセ
ージは、送信側にメツセージが無いことを知らせ
る。このポール応答メツセージは、所定のビツト
列から成る。

第２Ｄ図で、ビツト位置１０には、区切り制御
ビツトC1がある。このビツトの設定により受信
装置は、当該フイールドを、フレームの開始区切
り文字もしくは終了区切り文字、またはフレーム
内の透過データ・フイールドとして特徴付ける。
例えば、C1ビツトが論理“１”に設定されてい
る場合は、このフイールドは、開始区切りフイー
ルドまたは終了区切りフイールドである。同様
に、C1ビツトが論理“０”に設定されている場
合は、このフイールドは透過データである。C1
およびC2の論理値は、本発明の範囲または原理
から逸脱することなく、変えることができる。ま
た、文字形式内の他のビツトも、本発明の範囲か
ら逸脱することなく、指定された制御ビツトとし
て使用することができる。ビツト11および12は、
２つのストツプ・ビツトとして用いられ、共に論
理“１”に設定される。同期化は文字ベースで行
われることに注目されたい。このことは、“０”
は文字の始まりを、２つのストツプ・ビツトは文
字の終りを指示することを意味する。

第１Ｂ図は、第１Ａ図のPOSシステムにおけ
る端末１０のブロツク・ダイアグラムを示す。端
末１０は、主制御装置１８を含む。その機能は、
端末１０を制御するとともに、第１Ａ図で説明し
た端末１０とストア制御装置１４間のインターフ
エースとして作用する。主制御装置１８により行
われる機能には、ハード・トータル機能、価格調
べ等がある。本実施例では、主制御装置１８は
Intel80286である。もちろん、他の種類のマイク
ロプロセツサも、本発明の範囲または原理から逸
脱することなく、使用することができる。

主制御装置１８は、適当な導体を介して、制御
論理部２０、RAM２２およびROM２４に結合
している。RAM２２およびROM２４は、主制
御装置１８で使用されるマイクロコードを記憶す
る。さらに、RAM２２は、主制御装置１８の作
業用メモリとして使用される。制御論理部２０
は、主制御装置１８または通信制御装置２６に、
共用RAM２８へのアクセスが与えられるように
操作される論理回路を含んでいる。主制御装置１
８と同様に、通信制御装置２６も、RAM３０お
よびROM３２に接続されている。ROM３２の
機能は、RAM３０が作業用記憶域として使用さ
れている間、通信制御装置２６で実行されるマイ
クロコードを記憶することである。本実施例で
は、通信制御装置２２はIntel8051である。

直列入出力チヤネル４０は、複数の入出力装置
Ａ〜Ｃを通信制御装置２６に接続する。直列入出
力チヤネル４１は衛星端末４１を通信制御装置２
６に接続する。図には示されていないが、衛星端
末４２は、装置Ａ〜Ｃと類似の、複数の入出力装
置を有する。これらの装置は、マイクロコンピユ
ータまたはマイクロプロセツサに適合したもので
ある。入出力装置内のマイクロプロセツサは、
Intel8051であることが好ましい。衛星端末４２
には主マイクロプロセツサが無く、すべてのイン
テリジエント機能の遂行を主制御装置１８に頼つ
ている。本質的に、衛星端末４２は、接続されて
いる入出力装置（図示されていない）に電力を供
給する。主制御装置１８と通信制御装置２６とを
インターフエースするための共用RAM２８の使
用の詳細は、特開昭61−43370号公報に記載され
ている。

接続されている装置Ａ〜Ｃと、主制御装置１８
との間でメツセージを交換するため、主制御装置
１８は、共用RAM２８の使用を要求する。通信
制御装置２６が、共用RAM２８を用いた処理を
完了すると、共用RAM２８の制御は主制御装置
１８に切換えられる。主制御装置１８は、共用
RAM２８の適当な区域に、いずれかの入出力装
置へ転送すべき各種のメツセージを記憶する。情
報が共用RAM２８にロードされると、主制御装
置１８は通信制御装置２６に知らせる。通信制御
装置２６は情報を適切な入出力装置に伝送する。

同様に、主制御装置１８への情報は、直列入出
力チヤネル４０から通信制御装置２６を介して、
共用RAM２８に送られる。通信制御装置２６
は、主制御装置１８に、メツセージが共用RAM
２８中にあることを知らせる。次に、共用RAM
２８の制御は主制御装置１８に切換えられ、記憶
されたメツセージが検索される。このため、共用
RAM２８は指令および状況域、ポール・リスト
域ならびに送受信バツフア域に区分される。制御
装置１８または２６は、共有RAM２８において
所望の情報に関連する記憶域をアクセスする。

たとえば、指令および状況域には、指令および
状況情報がある。したがつて、制御装置１８また
は２６が指令および状況情報をアクセスしようと
すれば、共用RAM２８のその部分がアクセスさ
れる。同様に、ポール・リスト域には、システム
に接続された装置のポール・リスト（後述）があ
る。後に説明するように、装置が直列入出力チヤ
ネル４０にアクセスできるようにするため、通信
制御装置２６はチヤネル４０にメツセージを送
る。このメツセージは装置のアドレスを有し、前
述の制御ビツトC2の状況に応じて、装置はメツ
セージを主制御装置１８に送るか、主制御装置１
８からのメツセージを受信する。通信制御装置２
６は、ポール・リストを連続的に検索し、その結
果各装置に主制御装置１８と通信する機会が与え
られる。共用RAM２８の送受信バツフア域に
は、データ処理システム内の各ユニツトからのデ
ータを受信および送信するのに用いるバツフアが
ある。

本発明は、通信制御装置２６を介して、入出力
装置と主制御装置１８との間でメツセージを交換
させるために用いるフレーム形式および方法に関
するものである。第３図に、通信制御装置２６を
制御するプログラムのフローチヤートを示す。前
述のように、本実施例における通信制御装置２６
はIntel8051である。このマイクロプロセツサは
直列入出力チヤネル４０に接続できる直列入出力
ポートを備えており、それにより直列入出力チヤ
ネル４０上のトラヒツク（インバウンドおよびア
ウトバウンド）を制御する。

第３図を参照すると、プログラムの第１ステツ
プはブロツク４４で示されている。ブロツク４４
において、プログラムは、主制御装置１８が共用
RAM２８の制御権を放棄しているかどうかを調
べる。これは、制御論理部２０（第１Ｂ図）内の
制御ラツチの状態を検査することにより行われ
る。この詳細については、前記の公開公報に記載
されている。このプログラムはまた、共用RAM
２８の状態も検査する。共用RAM２８が使用可
能の場合は、プログラムはブロツク４６に進む。
ブロツク４６では、プログラムは、送信すべきメ
ツセージの有無をチエツクする。送信すべきメツ
セージが無い場合は、プログラムはブロツク４８
に進み、ポール・リストにある局のポーリングを
再開する。このポーリングは、装置に送るメツセ
ージが送信バツフア中にない場合は順次に連続し
て行われる。

ブロツク４６で、送信すべきメツセージがある
場合は、プログラムはブロツク５０に進む。ブロ
ツク５０では、プログラムは共用RAM２８から
メツセージを取出し、主制御装置１８から共用
RAM２８にこのメツセージが送られた時にはな
かつたあるチヤネル特性を加える。次に、通信制
御装置２６はメツセージを送信する。次に、プロ
グラムはブロツク５２に進み、共用RAM２８中
に送信すべきメツセージがまだあるかどうかをチ
エツクする。まだメツセージがある場合は、プロ
グラムはメツセージがなくなるまでブロツク５０
および５２を繰返し、次にブロツク４８に進む。
前と同様に、ブロツク４８では、全メツセージの
送信完了に伴ない、プログラムはポール・リスト
の順次検索（降順）によりポーリングを再開す
る。

プログラムは次にブロツク５４に進む。ブロツ
ク５４では、ポーリング・ルーチンは(イ)ポール・
リストからの次のアドレスのポーリング、(ロ)ポー
ルの書式化および送信、ならびに(ハ)ポール・タイ
マの始動を含む。ポール・メツセージの形式は前
述のとおりで、ここでは繰返し説明しない。次
に、プログラムはブロツク５６に進む。ブロツク
５６では、プログラムは何らかのメツセージがポ
ールへの応答として受信されたかどうかをチエツ
クする。応答メツセージが受信されると、プログ
ラムはブロツク５８に進む。ブロツク５８では、
プログラムはメツセージを共用RAM２８に送
り、共用RAM２８の制御を主制御装置１８に切
換える。プログラムは次にブロツク６０に進み、
共用RAM２８の戻りを待つ。ポールへの応答メ
ツセージがない場合は（ブロツク５６）、プログ
ラムはブロツク６２に進み、特別のEOP文字を
受信したかどうかをチエツクする。EOPを受信
している場合は、ループはブロツク４８に戻る。
EOPを受信していない場合は、プログラムはブ
ロツク６４に進む。ブロツク６４では、ブロツク
５４で始動したポール・タイマはタイムアウトと
なり、プログラムは誤り状態をロギングし、ルー
プはブロツク４８に戻り、接続されている装置の
ポーリングを再開する。

チヤネルの通信制御装置側におけるリンク制御
について説明したが、次に装置側のリンク制御に
ついて説明する。この説明は、第４Ａ〜４Ｄ図を
参照して行う。

第４Ａ図は、各入出力装置にある制御装置の機
能フローチヤートを示す。前述のように、本発明
の実施例では、各装置はIntel8051マイクロコン
トローラで制御される。もちろん、他の種類のマ
イクロコントローラも、本発明の範囲から逸脱す
ることなく、使用することができる。このマイク
ロコントローラはプログラム制御されるものであ
る。その主な働きは、特定の装置の動作を制御す
ることである。この装置は、キーボード、表示装
置、スキヤナ等である。制御装置は、装置を制御
するほか、直列入出力チヤネルへの、または同チ
ヤネルからのメツセージも制御する。このため、
装置制御装置は、通信ハードウエア制御部６６、
ハードウエア割込みハンドラ部６８、およびプロ
グラム制御部７０を含む。通信ハードウエア制御
部６６は、非直列化バツフア７２を含んでいる。
直列入出力チヤネルからの受信データはこのバツ
フア７２に送られる。データはバツフア７２から
受信割込みサービス・ルーチン７４に読出され
る。受信割込みサービス・ルーチン７４の詳細に
ついては後述するが、その機能は、受信データが
メツセージかポールかを判断して、情報をプログ
ラム制御部７０に送ることである。

プログラム制御部７０のブロツク７６は、受信
した情報がポールであるかメツセージであるかを
判断する。これがメツセージであれば、第１のパ
スにより制御ブロツク７８に送られる。制御ブロ
ツク７８では、メツセージは、周知のSDLCプロ
トコルに類似の規則により処理される。メツセー
ジが正しければ、背景レベルで走行しているプロ
グラムは応答メツセージを作成し、それを入出力
装置コードに送る。実際には、メツセージはメモ
リに記憶され、装置にメツセージが通知される。
ブロツク８０に示すように、接続されている装置
毎に異なる入出力処理ルーチンがメツセージを検
索し、特定の装置の要求に従つてこれを処理す
る。装置のためにメツセージが処理される方法は
本発明の一部ではないため、詳細説明は行わな
い。

第４Ａ図で、アウトバウンド・メツセージは、
前に受信したメツセージへの応答であつてよい。
前に述べたように、受信装置は、メツセージの受
信をしらせる“応答”を作成し、送信装置に送ら
なければならない。応答はブロツク７８で作成さ
れ、バス７８Ａに出力される。同様に、装置から
主制御装置へ送るべき装置メツセージは、装置に
より作成され、ブロツク８０およびパス８０Ａを
介して送信処理ルーチンのブロツク８２へ送られ
る。これらのメツセージは送信に備えてメモリに
書込まれる。送信処理ルーチン８２がメツセージ
を抽出し、その時ブロツク７６でポールが検出さ
れていれば、２つの信号（すなわち、ポール信号
およびメツセージ信号）が論理ANDブロツク８
４により結合されて、ライン８６に出力される。
ブロツク７６からANDブロツク８４へ向う“ポ
ール”パスは、ブロツク７８または８０からの
“メツセージ”パスとは異なる。ライン８６上の
メツセージは、装置メツセージ、応答メツセージ
またはポール終了（EOP）メツセージであり、
送信割込みサービス・ルーチンのブロツク８８に
送られる。ブロツク８８では、送信するメツセー
ジがあることを表わすプロセツサからの割込みが
受入れられメツセージは直列化バツフア９０に書
込まれ、ここから直列チヤネルに出力される。

第４Ｂ図は、非直列化バツフア７２からのデー
タを処理する受信割込みサービス・ルーチン７４
に用いるプログラムのフローチヤートを示す。ブ
ロツク９２は、ルーチンの入口ブロツクである。
ブロツク９２から、プログラムはブロツク９４に
進み、非直列化バツフア７２からのデータ・バイ
トを読込む。ブロツク９６では、プログラムは区
切り制御ビツトC1（第２Ｄ図）がオンであるかど
うかをチエツクする。オンでない場合は、プログ
ラムはブロツク９８に進む。ブロツク９８では、
データ・バイトは、メツセージ中の透過データ・
バイトとして処理され、メモリに書込まれる。次
に、プログラムはブロツク１００に進み、次のデ
ータ・バイトの受信に備える。プログラムは境界
で割込みを行い、バイトを処理してから、その割
込みレベルを出る。他のバイトがある場合は、他
の割込みを行い、処理を繰返す。

第４Ｂ図で、制御ビツトC1がオンの場合（ブ
ロツク９６）は、プログラムはブロツク１０２に
入る。ブロツク１０２では、プログラムはポー
ル・ビツトC2（第２Ｄ図のビツト９）がオンであ
るかどうかをチエツクする。オンであれば、プロ
グラムはブロツク１０４に進み、ポール中のアド
レスが装置アドレスと一致するかどうかをチエツ
クする。一致した場合は、背景プログラムにポー
ルが知らされる（ブロツク１０６）。次にプログ
ラムはブロツク１００に進む。ブロツク１００で
は、前述の機能を行う。ポール・アドレスが装置
アドレスに一致しない場合（ブロツク１０４）
は、プログラムはブロツク１０８に進み、データ
を廃棄する。このデータは他の装置のものである
ことが多い。次にプログラムはブロツク１００に
進む。

ポール・ビツトC2（ブロツク１０２）がオンで
ない場合は、プログラムはブロツク１１０に進
む。ブロツク１１０では、プログラムはアドレ
ス・バイトがこの装置に向けられたメツセージで
あるかどうかをチエツクする。そうであれば、プ
ログラムはブロツク１１２に進む。ブロツク１１
２ではプログラムは、メツセージ受取りに備えて
メモリを割振り、8051の条件付き受信／割込み可
能化機能をクリアする。その後受信した非制御バ
イトはすべてデータとしてメモリに記憶される。
ビツトC1の設定は、バイトが区切り文字か、透
過データかを判定するのに用いられる。8051は、
“条件付き受信／割込み可能化機能”を、フレー
ムの第１バイトを受信するのに用いる。メツセー
ジの第１バイトを受信した後、プログラムが試験
により、そのメツセージが当該装置に属するもの
ではないと判断した場合は、それ以上のメツセー
ジ受信は許されない。このメツセージは無視され
る。

第４Ｂ図で、ブロツク１１２から、プログラム
はブロツク１００に進む。アドレス・バイトがこ
の装置に向けられたメツセージでない場合（ブロ
ツク１１０）は、プログラムはブロツク１１４へ
進む。ブロツク１１４では、プログラムは、メツ
セージが終了フラグであるかどうかをチエツクす
る。終了フラグでない場合は、プログラムはブロ
ツク１１６に進み、データを他の装置のデータと
して廃棄する。メツセージが終了フラグの場合
（ブロツク１１４）は、プログラムはブロツク１
１８に進む。ブロツク１１８では、プログラムは
メツセージ・アドレスが前に受信されているかど
うかをチエツクする。そうであれば、プロセツサ
で走行する背景プログラムに、メツセージが受信
されていることが通知される（ブロツク１２０）。
メツセージ・アドレスが前に受信されていない場
合（ブロツク１１８）は、プログラムはブロツク
１００に進む。

第４Ｃ図は、第４Ａ図のブロツク７８に記載の
プロトコル処理ルーチンのフロー・チヤートであ
る。処理の最初のブロツク（ブロツク１２２）は
入口ブロツクである。ブロツク１２２から、プロ
グラムはブロツク１２４に進む。ブロツク１２４
では、プログラムはCRCバイトが正しいかどう
かをチエツクする。CRCバイトに誤りがある場
合は、プログラムはブロツク１２６に進み、メツ
セージは廃棄され、プログラムはブロツク１２８
に進む。ブロツク１２８では、プログラムは装置
処理ルーチンに戻る。ブロツク１２４で、CRC
バイトが正しい場合は、プログラムはブロツク１
２７に進む。ブロツク１２７では、プログラム
は、メツセージが初期化コマンド、すなわち、正
規応答モードの設定を要求するSNRMコマンド
であるかどうかをチエツクする。そうであれば、
プログラムはブロツク１２９に進む。ブロツク１
２９では、プログラムは、装置が初期化されてい
ることを通知し、次にブロツク１２８に進む。ブ
ロツク１２７の試験の結果が否定であれば、プロ
グラムはブロツク１３０に進む。ブロツク１３０
では、プログラムは、メツセージが前に送信した
メツセージに対する肯定応答であるかどうかをチ
エツクする。前に送信したメツセージへの応答を
RR（受信可能）と称する。RRであれば、プログ
ラムはブロツク１３２に進む。ブロツク１３２で
は、プログラムは前に送信したメツセージをクリ
アした後、ブロツク１２８に進む。ブロツク１３
０の試験の結果が否定であれば、プログラムはブ
ロツク１３４に進む。ブロツク１３４では、プロ
グラムはメツセージが当該装置のための新しいメ
ツセージであるかどうかをチエツクする。そうで
あれば、プログラムはブロツク１３６に進む。ブ
ロツク１３６では、プログラムは肯定応答を作成
し、受信メツセージを入出力装置に送る。ブロツ
ク１３４における試験の結果が否定の場合は、プ
ログラムはブロツク１３８に進む。ブロツク１３
８では、プログラムは前の肯定応答を繰返すか、
または、誤りが生じてその誤りが回復不能の場合
は、コマンド拒絶を送る。次にプログラムはブロ
ツク１２８に進む。

第４Ｄ図は、送信処理ルーチン（第４Ａ図のブ
ロツク８２）を示す。このルーチンの最初のブロ
ツク（ブロツク１４０）は入口ブロツクである。
ブロツク１４０から、プログラムはブロツク１４
２に進む。ブロツク１４２では、プログラムは装
置が初期化されているかどうかをチエツクする。
初期化されていない場合は、プログラムはブロツ
ク１４４に進む。ブロツク１４４では、プログラ
ムは初期化要求（ROL）を送出し、ブロツク１
４６に進む。ブロツク１４６では、プログラムは
ハードウエア送信割込みを用いてメツセージを送
る。このメツセージは、送信割込みサービス・ル
ーチンで加えられる装置アドレス・CRCバイト
および終了フラグを含む。次に、プログラムはブ
ロツク１４８に進む。ブロツク１４８では、プロ
グラムは装置背景プログラムの実行に戻る。

装置の初期化は、端末の主制御装置により行わ
れる。装置がすでに初期化されている場合（ブロ
ツク１４２）は、プログラムはブロツク１５０に
進む。ブロツク１５０では、肯定応答を主制御装
置に送るべきかどうかをチエツクする。肯定応答
を送るべき場合は、プログラムはブロツク１５２
に進み、正しい受信カウントを肯定応答に加え、
肯定応答はブロツク１４６の情報を用いて処理さ
れる。戻すべき肯定応答がない場合は、プログラ
ムはブロツク１５４に進む。ブロツク１５４で
は、プログラムは、主制御装置に送る装置デー
タ・メツセージの有無をチエツクする。送るべき
装置データ・メツセージがある場合は、プログラ
ムはブロツク１５６に進む。ブロツク１５６で
は、プログラムは正しい送受信カウントをデー
タ・メツセージに加える。主制御装置に送る装置
メツセージが無い場合は、プログラムはブロツク
１５８に進み、ポール終了（EOP）メツセージ
を主制御装置に送り、ブロツク１４８に進む。

動 作 動作時には、主制御装置１８（第１Ｂ図）は、
ポール・リストを作成し、共用RAM２８の予約
された部分に送る。前述のように、ポール・リス
トの各エントリは２つのバイト、すなわちリン
ク・アドレス・バイトおよび装置アドレス・バイ
トからなる。リンク・アドレス・バイトは通信制
御装置２６（第１Ｂ図）によりリンク上に出力さ
れない。通信制御装置２６は、送信すべきデータ
が共用RAM２８に無い場合は常に装置へのポー
ルを発生する。通信制御装置２６は、リンク・ア
ドレスでリンクを選択する。しかし、リンク・ア
ドレスは送信しない。ポール・フレームが送信さ
れる時、通信制御装置２６が、装置アドレスの８
番目のデータ・ビツト（第２Ｄ図のビツト９）を
論理“１”にセツトする。ポール・フレームが送
信されると、通信制御装置２６はタイマを始動さ
せ、受信モードになる。ポール・サイクルは、ポ
ーリングされた装置からフレームが受信された
時、またはポーリングされた装置から“EOP”
文字が受信された時に終了する。前述のように、
この“EOP”文字は、装置に送信するものがな
いことを示す。

同様にタイムアウトが生じるまで装置が応答し
なかつた場合もポール・サイクルは終了する。
“EOP”またはタイムアウトにより、通信制御装
置２６は、ポール・リスト中の次のエントリへ行
く。フレームがポーリングされた装置から受信さ
れた場合、通信制御装置２６はホーリングを停止
し、受信したフレームを共用RAM２８の予約部
分に送り、主制御装置１８に割込みをかけて、受
信したメツセージが共用RAM２８にあることを
示す。共用RAM２８の制御権が主制御装置１８
に移ると、主制御装置１８は共用RAM２８から
自身のRAM２２へ情報を取出して、更に処理す
ることができる。

主制御装置１８が共用RAM２８の制御権を通
信制御装置２６に戻すと、ポール・リストの次の
エントリのところからポーリングが再開される。
しかし、通信フレームが主制御装置１８により共
用RAM２８に置かれている場合は、通信制御装
置２６は、ポーリングが再開される前に、そのフ
レームを適切な装置に送信する。フレームがすべ
て送信されると、ポーリングが再開される。

通信制御装置２６が、直列チヤネルの共用
RAM側で直列チヤネルを制御するのに対し、各
装置の制御装置は、チヤネルの装置端で直列チヤ
ネルを制御する。前述のように、通信制御装置２
６と、各装置の制御装置は、実施例においてはい
ずれもIntel8051である。このため、入出力装置
に電源が入れられると、入出力装置中の8051がそ
の直列チヤネル・ハードウエアを、直列入出力チ
ヤネル４０（第１Ｂ図）とインターフエースする
のに必要な状態に設定する。8051中の直列制御ハ
ードウエア・レジスタ（図示されていない）は、
所定の値に設定される。この設定値は、各バイト
につき最小11ビツトのデータ・フレームで伝送速
度が毎秒約187.500ビツトである直列ポート動作
モードを示す。受信した割込みは可能となり、
8051の条件付き受信／割込み可能化機能が選択さ
れる。条件付き受信／割込み可能化機能が選択さ
れると、12ビツトのフレーム中でオンの制御ビツ
ト（ビツト10）を有するバイトでのみ割込みを許
す。

本質的に、装置中の直列入出力コードは２つの
部分に分けられる。１つは、直列入出力チヤネル
からの生データを解読して装置に対するポールお
よびメツセージを認識する割込みハンドラであ
る。コードの他の部分は割込みハンドラからポー
ルおよびメツセージをとり、とるべき適当な処置
を決定する。条件付き受信／割込み可能化機能が
選択されると、8051割り込み機構は、オンの制御
ビツト（ビツト10）を有するフレームによつての
みトリガされる。条件付き受信／割込み可能化機
能は、入出力装置が自身のメツセージ・アドレス
を直列入出力チヤネル上で検出している時のみ不
作動となる。その他の場合は、装置は他の装置ア
ドレスおよび終了フラグ・バイトを読込むだけで
ある。入出力装置は、他の装置のための透過デー
タは読取らない。これにより、装置が透過状態
で、そのアドレスを解読することが防止される。

受信した割込みは、入出力装置がデータを主制
御装置に送つていない限り、常に入出力装置中で
割込み可能となる。データ送信中は、受信割込み
は禁止となり、8051が主制御装置へ送るデータ中
の自身のメツセージ・アドレスを検出することが
防止される。装置制御装置は、“ベクトル化され
た”割込みを使用する。これは、直列入出力割込
みが生じたとき、制御装置で走行中のプログラム
は8051メモリの特定の記憶位置に分岐し、前の記
憶位置をスタツクに保管することを意味する。
8051の受信割込みが生じると、コードは分岐し
て、下記の手順が行われる。

(1) ８ビツト・データ・バイトが直ちに非直列化
バツフアから読取られる。制御ビツトC1もま
た、非直列化バツフア中の位置から読取られ
る。前述のように、これは第２Ｄ図のビツト10
である。これらの動作が行われると、受信した
割込みハードウエア標識（RI）をクリアでき
る。RIをクリアした後、8051の非直列化装置
は、直列入出力チヤネルから他のバイトを受信
することができる。

(2) 次に制御ビツトがチエツクされる。これがオ
ンになると、バイトの残りの８ビツトは、終了
フラグ・バイトとして、または、直列入出力の
リンク制御に関して特別の意味を持つたアドレ
ス・バイトとして試験される。制御ビツトがオ
ンでない場合は、バイトは、有効装置アドレス
に続くデータ・メツセージの一部として処理さ
れる。

(3) バイトがアドレス・バイトとして識別される
と、その最上位ビツトが試験され、アドレス・
バイトが“ポール”アドレスかどうかが決定さ
れる。ポール・アドレスは、その最上位ビツト
がオンであることを除き、メツセージ・アドレ
スと同じである。

(4) バイトが“ポール”アドレスである場合は、
アドレスは当該8051に関連する装置アドレスと
比較される。ポール・アドレスが8051のアドレ
スと一致すれば、この情報は制御装置が割込み
レベルから戻つた後の動作のために保管され
る。

(5) バイトがポール・アドレスでない場合は、当
該装置のための可能なメツセージ・アドレスに
対してチエツクされる。１つの可能なメツセー
ジ・アドレスは、１つのメツセージをすべての
装置に同時に送るため、端末で用いられる同報
通信アドレスを含む。8051が受信バイトと可能
な１つのアドレスとの一致を検出すると、メツ
セージの開始と推定され、8051の条件付き受
信／割込み可能化機能は禁止される。メツセー
ジ受信のため受信バツフアが準備され、状況は
更新されてメツセージが受信されていることを
示す。メツセージの終了フラグ文字が受信され
ると、8051は条件付き受信／割込み可能化機能
を再び働かせ、メツセージが受信されたことを
直列入出力メツセージ処理コードに知らせる状
況を作成する。メツセージは割込みレベルで処
理される。この処理においては、メツセージが
有効であるかどうかが判定され、送受信カウン
トが更新され、有効であれば、メツセージへの
適切な応答が作成される。次のポーリングで、
応答が主制御装置に送られる。割込みハンド
ラ・コードは、不完全な、または無効のメツセ
ージが廃棄されるように、適当な誤り回復ルー
チンを含んでいる。

装置制御装置はまた、データを通信制御装置に
も送信する。装置制御装置が、使用しているアド
レスの１つへの“ポール”を検出すると、ポー
ル・タイマにより画定されるウインドウ内におい
て、メツセージの送信を開始するか、または送る
ものが無いことを示すポール終了文字を送り返す
ことができる。装置制御装置が全く応答しない場
合は、誤り状態を示す。

装置制御装置は通常２種類のメツセージを通信
制御装置に戻す。その１つは、プロトコルによつ
て要求される応答である。もう１つのメツセージ
は、入出力装置コードがバツフアにロードする装
置データ・メツセージである。

直列入出力チヤネルに送信されるバイトは、直
列化ハードウエアにロードされる。送信される制
御ビツトの値は、直列化ハードウエア中のビツト
位置８にロードされる。

Ｆ 発明の効果 本発明によれば、非同期データ・リンクに、同
期データ・リンクのプロトコルを使用することが
できる。

【図面の簡単な説明】

第１Ａ図は、本発明を適用し得る分散データ処
理システムのブロツク図。第１Ｂ図は、第１Ａ図
のシステムにおける端末のブロツク図。第２Ａ図
〜２Ｄ図は、各種メツセージ形式を示す図。第３
図は、通信制御装置を操作するプログラムのフロ
ーチヤート。第４Ａ図〜４Ｄ図は、装置制御装置
の機能を示すフロー・チヤート。

Claims (1)

1. 【特許請求の範囲】 １ 複数のリモート端末装置が通信システムを介
   して制御装置に結合された分散データ処理システ
   ムにおいて、前記制御装置および前記端末装置の
   間で非同期式データ・リンクによりメツセージを
   交換するための方法であつて、 (a) 前記端末装置の１つのアドレスを表すビツト
   のグループおよび第１の制御ビツトおよび第２
   の制御ビツトを有する第１の制御フイルード
   と、同期式データ・リンクのプロトコルに従つ
   てビツトパターンがセツトされるビツトのグル
   ープを有する第２の制御フイールドと、を含む
   メツセージを前記制御装置において発生し、 (b) 前記メツセージを前記通信システムを介して
   伝送し、 (c) 前記メツセージの前記第１の制御フイルード
   のアドレスに一致するアドレスを有する端末装
   置において第１のメツセージの一部分を受信
   し、前記第１の制御ビツトが第１の状態にセツ
   トされかつ前記第２の制御ビツトが第２の状態
   にセツトされている場合に前記第１のフイール
   ドを開始区切り文字とし、前記第１のフイール
   ドに続く、第１の制御ビツトが第２の状態にセ
   ツトされたフイールドを順次受信し、前記第１
   の制御ビツトが第１の状態にセツトされた終了
   区切り文字を示すフイールドを受信して前記メ
   ツセージの受信を完了する前記方法。