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JPH0481866B2 - - Google Patents
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JPH0481866B2 - - Google Patents

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JPH0481866B2
JPH0481866B2 JP58227261A JP22726183A JPH0481866B2 JP H0481866 B2 JPH0481866 B2 JP H0481866B2 JP 58227261 A JP58227261 A JP 58227261A JP 22726183 A JP22726183 A JP 22726183A JP H0481866 B2 JPH0481866 B2 JP H0481866B2
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JP
Japan
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emitter
channel
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  • Bipolar Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

【発明の詳細な説明】 技術分野 本発明はバイポーラIC中に接合型電界効果ト
ランジスタを作り込むための製造技術に関する。
従来技術 オペアンプ等においては、初段に接合型電界効
果トランジスタ（Ｊ−FET）が、後段にはバイ
ポーラトランジスタが配置されることが多い。こ
のようなバイポーラIC中にＪ−FETを作り込む
ために、従来は第１図Ａ〜Ｅに示す工程が用いら
れ、図Ａでnpnトランジスタのベース領域２とエ
ミツタ領域３が形成される。このときエミツタ拡
散時のマスクに使用された厚い酸化膜４で半導体
基板１の表面は覆われているので、次に図Ｂにお
いて一担Ｊ−FETをつくる場所に窓５を開いて
露出した基板表面に1000〜1500Å程度の酸化膜６
をつける。その酸化膜６の上から基板中にイオン
注入してＪ−FETのチヤネル７及びゲート８を
形成する。例えばチヤネル７はB+の注入でｐ型
に、ゲートはA+ sの注入でｎ型に形成する。この
イオン注入後900℃、30分位のアニールを行ない
注入領域を活性化する。その後図Ｅにおいて各部
に電極を形成する（ベース電極は図示されず）。
このように従来の製造方法においては、npnト
ランジスタのエミツタを形成した後に、図Ｃの工
程において基板１の表面に薄い酸化膜６を形成す
る為の熱処理（例えば900℃位）及び図Ｄの工程
の後にＪ−FETのゲート領域及びチヤネル領域
のアニールのための熱処理工程（900℃、30分位）
の２回の熱処理が入るため、各熱処理でエミツタ
のn+領域が拡散により働いてしまうことからhfe
が変わつてしまう。このため例えば設計上当初は
hfeを40位におさえて、前記２回の熱処理後に設
計値のhfe100を得る等しており、正確なhfeの制
御は困難となつている。
発明の目的 この発明は、上記のようにバイポーラトランジ
スタと接合型電界効果トランジスタを同じ基板中
に形成するとき、バイポーラトランジスタが変動
しない製造方法を得ようとするものである。ま
た、基板表面が平担で、厚い酸化膜で覆われた素
子構造を得、特に接合型電界効果トランジスタの
耐圧をとれるようにすることもその目的とする。
発明の構成及び作用 以下、第２図に示す実施例によつて、本発明の
構成と作用を詳細に説明する。図Ａにおいて、Si
基板１には分離領域９，１０、埋込みn+層１１、
コレクタ用のn+拡散領域１２が形成されている。
表面はウオツシユアウトされて全面に薄い酸化膜
（1500Å以下）、例えば500Åの膜厚の酸化膜１３
がつけ直されている。次に図Ｂでベース１４形成
のためにレジスト１５を形成してパターニング
し、これをマスクとしてＰ型不純物イオン、例え
ばB+を酸化膜を透過して注入する。次に図Ｃで
Ｊ−FETのゲートのためのレジスト１６を形成
してパターニングして、選択的にイオン注入して
薄い酸化膜１３を透過してゲート領域１７を形成
する。例えばAs+を１×1013／cm2、150KeVの条
件で注入する。次いで、図Ｄにおいて、チヤネル
領域１８形成のためにレジスト１９をつけパター
ニングして薄い酸化膜１３を透過してイオンを注
入する。例えばB+を1.5×1012／cm2、150KeVの条
件で注入する。その後でレジスト１９を除去し、
薄い酸化膜１３上にCVDによつて酸化膜２７を
補充する。例えば4000Åの酸化膜２７を形成し、
図Ｅのごとくエミツタ拡散用の窓２０を酸化膜２
７に形成する。次に図ＦにおいてPBr3を不純物
ソースとしてＰを拡散してn+エミツタ２１を形
成する。拡散は900〜1000℃で30分位行なわれる。
この過程でＪ−FETのチヤネル１８とゲート１
７の注入領域は同時にアニールされる。次いで図
Ｇのごとく酸化膜に窓開きしてコレクタ、ベー
ス、エミツタにそれぞれ電極２２，２３，２４を
形成し、Ｊ−FETのソースとドレイン用の電極
２５，２６を形成する。
以上、実施例を示したが、本発明において用い
られる薄い酸化膜１３は、1500Å位がイオン注入
のスルー酸化膜として用いる関係上で上限であ
り、これより薄く形成される。
発明の効果 本発明によれば、エミツタは最后に拡散によつ
て形成でき、従来のように後続する熱処理によつ
てエミツタ領域が動くことがないから、hfeを設
計通りに形成することができる。またＪ−FET
の熱処理をエミツタ拡散で兼ねることができ、工
程中の熱処理回数を減らすことができる。さらに
図Ｇのごとく、素子表面は平坦な厚い酸化膜で覆
われているので得られたＪ−FETの耐圧も十分
高いという利点がある。
【図面の簡単な説明】
第１図Ａ〜Ｅは従来の半導体装置の製造工程を
示す説明図、第２図Ａ〜Ｇは本発明の半導体装置
の製造方法を説明する工程図。 １……基板、１３……薄い酸化膜、１４……ベ
ース領域、１７……ゲート領域、１８……チヤネ
ル領域、２７……厚い酸化膜、２０……エミツタ
領域。

Claims (1)

    【特許請求の範囲】
  1. １ バイポーラトランジスタのベース領域が形成
    され、さらに全面に薄い酸化膜が形成されている
    半導体基板に、該薄い酸化膜上から選択的にイオ
    ンを注入することによつてそれぞれ接合型電界効
    果トランジスタのチヤネル領域及びゲート領域と
    なるイオン注入層を形成し、その後半導体基板上
    の前記薄い酸化膜上の全面に厚い酸化膜を成長さ
    せ、該半導体基板上の酸化膜にエミツタ拡散用の
    窓を形成し、前記バイポーラトランジスタのエミ
    ツタ領域を熱拡散処理によつて形成し、これと同
    時に前記接合型電界効果トランジスタのチヤネル
    領域及びゲート領域となるイオン注入層のアニー
    ルをなすことを特徴とする半導体装置の製造方
    法。
JP58227261A 1983-11-30 1983-11-30 半導体装置の製造方法 Granted JPS60117765A (ja)

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