JPH048822B2 - - Google Patents
Info
- Publication number
- JPH048822B2 JPH048822B2 JP60161557A JP16155785A JPH048822B2 JP H048822 B2 JPH048822 B2 JP H048822B2 JP 60161557 A JP60161557 A JP 60161557A JP 16155785 A JP16155785 A JP 16155785A JP H048822 B2 JPH048822 B2 JP H048822B2
- Authority
- JP
- Japan
- Prior art keywords
- deadman
- circuit
- cpus
- cpu
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 241000282414 Homo sapiens Species 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
Landscapes
- Multi Processors (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は二つのCPUの暴走を検出するデツ
ドマン回路に関し、詳しくは一つのデツドマン回
路で二つのCPUの暴走を監視できるようにした
デツドマン回路に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a deadman circuit that detects runaway of two CPUs, and more specifically relates to a deadman circuit that allows one deadman circuit to monitor runaway of two CPUs. .
従来のデツドマン回路は第3図に示すように、
各CPU(中央処理装置)毎に設けられていた。一
つの装置に二個のCPUが使用されるのは、信頼
性の向上を図る目的もあるが、その装置全体の機
能は二個のCPUによつて確保されている。何れ
かのCPUの機能が停止すれば、装置自体の機能
が停止する。したがつて、それぞれのCPUにデ
ツドマン回路を付属させるのは、製造原価の観点
からは不利な要素であつて、一つのデツドマン回
路で二つのCPUを監視することが望まれていた。
The conventional dead man circuit, as shown in Figure 3,
It was provided for each CPU (central processing unit). The purpose of using two CPUs in one device is to improve reliability, but the functionality of the entire device is ensured by the two CPUs. If any CPU stops functioning, the device itself stops functioning. Therefore, attaching a deadman circuit to each CPU is disadvantageous from the viewpoint of manufacturing costs, and it has been desired to monitor two CPUs with one deadman circuit.
この発明は上記事情に鑑みてなされ、一つのデ
ツドマン回路で二つのCPUを監視し、何れが暴
走しても二つ同時にリセツトできるようにした二
つのCPUの暴走を検出するデツドマン回路の提
案を目的とする。
This invention was made in view of the above circumstances, and aims to propose a deadman circuit that monitors two CPUs with one deadman circuit and can reset both CPUs at the same time if either one goes out of control. shall be.
けだし、装置全体が二つのCPUで機能するの
であるから、暴走したCPUが何れであるかを判
別して該当CPUのみにリセツト信号を与えるの
は無駄な回路を増設し、この発明の意義を減殺す
ることになるからである。 However, since the entire device functions with two CPUs, determining which CPU is out of control and giving a reset signal only to that CPU would add unnecessary circuitry and diminish the significance of this invention. This is because you will have to do so.
すなわち、この発明に係る二つのCPUの暴走
を検出するデツドマン回路は、二つのCPUから
それぞれ出力される同一周期のデツドマンパルス
のうちの一方をトリガタイプフリツプフロツプ
(以下「T−F/F」と言う。)のクロツク入力端
子へ入力し、このT−F/Fの一方の出力をDタ
イプフリツプフロツプ(以下「D−F/F」と言
う。)のD入力端子へ入力し、該D−F/Fのク
ロツク入力端子には上記他方のデツドマンパルス
を反転させてから入力して、このD−F/Fの出
力を一つのデツドマン回路の入力とし、該デツド
マン回路の出力で上記二つのCPUにリセツトを
かけて成ることを特徴とする。
That is, the deadman circuit for detecting the runaway of the two CPUs according to the present invention uses one of the deadman pulses of the same period output from the two CPUs as a trigger type flip-flop (hereinafter referred to as "T-F/F"). ), one output of this T-F/F is input to the D input terminal of a D-type flip-flop (hereinafter referred to as "D-F/F"), The other deadman pulse is inverted and inputted to the clock input terminal of the D-F/F, and the output of this D-F/F is input to one deadman circuit. It is characterized by resetting two CPUs.
上記構成によれば、二つのCPUのデツドマン
パルスは各一個のT−F/FとD−F/Fとの組
合せで、一つのデツドマンパルスに変換され、何
れのCPUが暴走しても一つのデツドマン回路が
作動して両方のCPUをリセツトする。
According to the above configuration, the deadman pulses of the two CPUs are converted into one deadman pulse by the combination of one T-F/F and one D-F/F, and even if either CPU goes out of control, one deadman circuit operates and resets both CPUs.
以下、図面によつてこの発明の実施例について
説明する。
Embodiments of the present invention will be described below with reference to the drawings.
第1図に回路の概略を示し、図中の符号1はこ
の発明に係るデツドマン回路で、このデツドマン
回路1はT−F/F/F2とD−F/F3と従来
型デツドマン回路4とインバータ5とから構成さ
れている。 FIG. 1 shows an outline of the circuit, and reference numeral 1 in the figure is a deadman circuit according to the present invention. It consists of 5.
従来型デツドマン回路4の出力は第1のCPU
6と第2のCPU7の各リセツトポートに接続さ
れている。また、このデツドマン回路4の入力側
は次のように接続される。 The output of the conventional deadman circuit 4 is the first CPU
6 and the reset ports of the second CPU 7. Furthermore, the input side of this deadman circuit 4 is connected as follows.
第1のCPU6と第2のCPU7のデツドマンパ
ルスは同一位相、同一周波数、同一デユーテイ比
で、CPU6のデツドマンポートとT−F/F2
のクロツク入力端子とを接続し、このT−F/F
2のQ出力端子をD−F/F3のD(データ)端
子に接続する。次に、D−F/F3のクロツク入
力端子はCPU7のデツドマンポートへインバー
タ5を介して接続されている。そして、このD−
F/F3のQ出力端子と従来型デツドマン回路4
の入力端子とを接続している。 The deadman pulses of the first CPU 6 and the second CPU 7 have the same phase, the same frequency, and the same duty ratio, and the deadman pulse of the CPU 6 and the T-F/F2
Connect this T-F/F to the clock input terminal of
Connect the Q output terminal of No.2 to the D (data) terminal of D-F/F3. Next, the clock input terminal of DF/F3 is connected to the deadman port of CPU7 via inverter 5. And this D-
Q output terminal of F/F3 and conventional deadman circuit 4
is connected to the input terminal of
さらにT−F/F2のT(トリガー)入力端子
とQ出力端子とを接続する。 Furthermore, the T (trigger) input terminal and Q output terminal of T-F/F2 are connected.
インバータ5は、CPU7のデツドマンパルス
の位相を反転させない場合、D−F/F3のクロ
ツク入力端子への入力パルスの立上りとD−F/
F3のD端子入力パルスの立上りとが重なるのを
避けるために必要とする。 When the phase of the deadman pulse of the CPU 7 is not inverted, the inverter 5 connects the rising edge of the input pulse to the clock input terminal of the D-F/F3 with the D-F/F/F3 clock input terminal.
This is necessary to avoid overlapping the rising edge of the D terminal input pulse of F3.
以上の構成において、デツドマン回路1は第2
図に示すように作動する。図中のP1はCPU6
のデツドマンパルス、P2はCPU7のデツドマ
ンパルスである。BはT−F/F2のQ出力端子
の出力パルス波形、すなわちD−F/F3のD端
子入力パルス波形である。AはD−F/F3のQ
出力端子の出力波形、すなわちデツドマン回路4
の入力パルス波形である。 In the above configuration, the deadman circuit 1
It operates as shown in the figure. P1 in the diagram is CPU6
P2 is the deadman pulse of CPU7. B is the output pulse waveform of the Q output terminal of TF/F2, that is, the D terminal input pulse waveform of DF/F3. A is Q of D-F/F3
Output waveform of the output terminal, that is, deadman circuit 4
This is the input pulse waveform of
第2図aでは、デツドマンパルスP1、P2が
正常なので、パルス波形B、AはパルスP1,P
2を2分周した規則的な波形になつている。しか
し、同図cに示す如くCPU6の方が暴走したと
すれば、仮にデツドマンパルスP1は同図bの様
に変化したとする。そうすると、出力パルス波形
Bが変化する結果、デツドマン回路4の入力パル
ス波形Aが変化するから、デツドマン回路4によ
つてリセツト信号がCPU6並びにCPU7の双方
へ印加される。デツドマンパルスP2が同様に変
化したとしても同じことである。 In Figure 2a, deadman pulses P1 and P2 are normal, so pulse waveforms B and A are pulses P1 and P2.
It has a regular waveform obtained by dividing 2 by 2. However, if the CPU 6 goes out of control as shown in c of the figure, suppose the deadman pulse P1 changes as shown in b of the figure. Then, as a result of the change in the output pulse waveform B, the input pulse waveform A of the deadman circuit 4 changes, so that the deadman circuit 4 applies a reset signal to both the CPU 6 and the CPU 7. The same thing happens even if the deadman pulse P2 changes in the same way.
また、デツドマンパルスP1がCPU6の暴走
によつて出なくなつたとすれば、同図cに示す如
く、T−F/F2の出力パルス波形Bはロウレベ
ルのままであり、D−F/F3の出力も出なくな
るので、従来型デツドマン回路4による暴走の検
出ができる。同様にしてデツドマンパルスP2が
出なくなつた場合も同じである。 Furthermore, if the deadman pulse P1 is no longer output due to the runaway of the CPU 6, the output pulse waveform B of the T-F/F2 remains at a low level, and the output of the D-F/F3 also remains low, as shown in c in the figure. Therefore, runaway can be detected by the conventional deadman circuit 4. The same applies when the deadman pulse P2 is no longer output.
叙述したように、この発明によればT−F−F
とD−F/Fとを各一個用意し、そのほか簡単な
インバータ等の位相反転器を一個付加すればよい
ので、デツドマン回路を各CPUに各々付属させ
る場合に較べ、製造原価の面から有利である。
As described, according to this invention, T-F-F
Since it is sufficient to prepare one each of D-F/F and one simple phase inverter such as an inverter, it is advantageous in terms of manufacturing cost compared to attaching a dead man circuit to each CPU. be.
第1図はこの発明の実施例を示す概略回路図、
第2図はその作用を説明するためのタイムチヤー
ト図、第3図は従来例を示す説明図である。
1……二つのCPUの暴走を検出するデツドマ
ン回路、2……T−F/F(トリガタイプフリツ
プフロツプ)、3……D−F/F(Dタイプフリツ
プフロツプ)、4……従来型デツドマン回路、5
……インバータ、6,7……CPU。
FIG. 1 is a schematic circuit diagram showing an embodiment of the present invention;
FIG. 2 is a time chart for explaining its operation, and FIG. 3 is an explanatory diagram showing a conventional example. 1... Deadman circuit for detecting runaway of two CPUs, 2... T-F/F (trigger type flip-flop), 3... D-F/F (D type flip-flop), 4... ...Conventional dead man circuit, 5
...Inverter, 6,7...CPU.
Claims (1)
期のデツドマンパルスのうちの一方をT−F/F
のクロツク入力端子へ入力し、このT−F/Fの
一方の出力をD−F/FのD入力端子へ入力し、
該D−F/Fのクロツク入力端子には上記他方の
デツドマンパルスを反転させてから入力して、こ
のD−F/Fの出力を一つのデツドマン回路の入
力とし、該デツドマン回路の出力で上記二つの
CPUにリセツトをかけて成ることを特徴とする
二つのCPUの暴走を検出するデツドマン回路。1 One of the deadman pulses of the same period output from the two CPUs is T-F/F.
input to the clock input terminal of , input one output of this T-F/F to the D input terminal of D-F/F,
The other deadman pulse is inverted and inputted to the clock input terminal of the D-F/F, and the output of this D-F/F is input to one deadman circuit. Horn
A deadman circuit for detecting runaway of two CPUs, characterized in that it resets the CPUs.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161557A JPS6222157A (en) | 1985-07-22 | 1985-07-22 | Deadman circuit that detects runaway of two CPUs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161557A JPS6222157A (en) | 1985-07-22 | 1985-07-22 | Deadman circuit that detects runaway of two CPUs |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6222157A JPS6222157A (en) | 1987-01-30 |
| JPH048822B2 true JPH048822B2 (en) | 1992-02-18 |
Family
ID=15737370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60161557A Granted JPS6222157A (en) | 1985-07-22 | 1985-07-22 | Deadman circuit that detects runaway of two CPUs |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6222157A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110128278A (en) * | 2019-05-31 | 2019-08-16 | 济南和润化工科技有限公司 | A kind of method that 1-CHLORO-2,4-DINITROBENZENE catalytic hydrogenation prepares m-phenylene diamine (MPD) |
-
1985
- 1985-07-22 JP JP60161557A patent/JPS6222157A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6222157A (en) | 1987-01-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61128832U (en) | ||
| JPH048822B2 (en) | ||
| JPH0242036Y2 (en) | ||
| JPH0418044Y2 (en) | ||
| JPH0426915Y2 (en) | ||
| JPS605378Y2 (en) | reset device | |
| JPS61164556U (en) | ||
| JP2602404Y2 (en) | Counter circuit | |
| JPS61188194U (en) | ||
| JPS60103936U (en) | Mode switching circuit | |
| JPS58172881U (en) | frequency detection circuit | |
| JPS6112105U (en) | display device | |
| JPS61162158U (en) | ||
| JPS62110315A (en) | Pulse generation circuit | |
| JPS61120951U (en) | ||
| JPS63108234U (en) | ||
| JPS63254535A (en) | interrupt circuit | |
| JPH02101283U (en) | ||
| JPS5882039U (en) | phase comparison circuit | |
| JPS6036700U (en) | delay time control device | |
| JPS5837576U (en) | Fish direction finder | |
| JPH02158210A (en) | Pulse abnormality detection circuit | |
| JPS6327930A (en) | Interruption control circuit | |
| JPS63188754U (en) | ||
| JPS6082859U (en) | Clock width selection circuit |