Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JPH049349B2 - - Google Patents
[go: Go Back, main page]

JPH049349B2 - - Google Patents

Info

Publication number
JPH049349B2
JPH049349B2 JP59280626A JP28062684A JPH049349B2 JP H049349 B2 JPH049349 B2 JP H049349B2 JP 59280626 A JP59280626 A JP 59280626A JP 28062684 A JP28062684 A JP 28062684A JP H049349 B2 JPH049349 B2 JP H049349B2
Authority
JP
Japan
Prior art keywords
group
control word
input
output
queue
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP59280626A
Other languages
English (en)
Other versions
JPS61156352A (ja
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to JP28062684A priority Critical patent/JPS61156352A/ja
Publication of JPS61156352A publication Critical patent/JPS61156352A/ja
Publication of JPH049349B2 publication Critical patent/JPH049349B2/ja
Granted legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING OR CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10Program control for peripheral devices
    • GPHYSICS
    • G06COMPUTING OR CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/40Bus structure
    • G06F13/4004Coupling between buses
    • G06F13/4022Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)

Description

【発明の詳細な説明】 (A) 産業上の利用分野 本発明は、命令キユー管理処理方法、特に中央
処理装置がデバイス対応のサブチヤネル制御語上
に入出力命令を記述して、処理をチヤネル・プロ
セツサにゆだねる方法のデータ処理システムにお
ける命令キユー管理処理方法に関するものであ
る。
(B) 開示の概要 中央処理装置がデバイス対応のサブチヤネル制
御語上に入出力命令を記述し、チヤネル・プロセ
ツサが当該サブチヤネル制御語上の入出力命令を
読み込んで処理を進めるデータ処理システムにお
いて、グループに区分した制御テーブルについて
待機中の入出力命令をもつグループに関してグル
ープ制御語リスト・キユーをもうけると共に、当
該リスト・キユーからグループの1つを切り出す
に当たつて先頭または末尾のグループが切り出し
対象となつている場合にのみ切り出しを行うよう
にすることによつて、チヤネル・プロセツサが効
率よく入出力命令を実行してゆくことができるよ
うにしている。
(C) 従来の技術と発明が解決しようとする問題点 最近、エキステンデツト・アーキテクチヤの概
念の下で構築されるデータ処理システムが考慮さ
れつつある。そして入出力命令に対応する処理態
様として、中央処理装置が各入出力デバイス対応
に存在するサブチヤネル制御語上に入出力命令を
記述し、チヤネル・プロセツサが当該サブチヤネ
ル制御語上の入出力命令を読み込んで処理を実行
するようにすることが行われている。
このようなシステムの場合には、特定の入出力
デバイスに至るパスに処理が集中してしまうこと
があり、後述する本発明に対応する図面を例にと
れば、各入出力デバイス1ないし4は夫々チヤネ
ル9ないし12の4個のチヤネルからアクセスさ
れるパスをもつているに拘らず、例えばチヤネル
9のみがビジーとなり、他のチヤネル10ないし
12はアイドルのままとなる如き事態が生じかね
ない。
この点を解決するために、入出力デバイスに至
るパスをグループに区分し、各グループ相互間で
処理をローテートして、効率よく入出力命令を実
行することが考慮されている。
しかし、この場合にも次の如き新しい問題が提
起される。即ち、現に入出力命令がまつたく記述
されていないグループについても、チヤネル・プ
ロセツサがその入出力命令の存在をいちいち確か
めるようにすると、そのためのオーバヘツドが増
大する。したがつて、現に入出力命令が存在して
いるグループについてのグループ制御語リスト・
キユーを用意し、チヤネル・プロセツサは当該リ
スト・キユーをたどつてアクセスするようにする
ことが考慮される。ただ、この場合にも、或る時
点において1つのグループに関して、現に入出力
命令がまつたく存在しない状態になつたときに即
時に当該グループを上記リスト・キユーから切り
出すようにしようとすると、この処理がまた可成
りのオーバヘツドとなる。
(D) 問題点を解決するための手段 本発明は、上記の点を解決しており、上記グル
ープ制御語リスト・キユーを用意すると共に、当
該リスト・キユーの例えば末尾に連結されている
グループについて切り出し可の状態にあるときに
当該グループをリスト・キユーから切り出すよう
にしている。そしてそのため、本発明の命令キユ
ー管理処理方法は、記憶装置と1つまたは複数個
のチヤネル・プロセツサと複数の入出力デバイス
とを少なくともそなえ、 各入出力デバイスに対応してもうけられるサブ
チヤネル制御語上に中央処理装置が入出力命令を
記述し、 上記チヤネル・プロセツサが上記サブチヤネル
制御語を読み込んで当該入出力命令を実行する データ処理システムにおいて、 上記入出力デバイスに至るパスを複数個のグル
ープに分割すると共に 同一のグループに属する複数個の入出力デバイ
スのサブチヤネル制御語を、グループ内のパス・
グループ制御語をアンカーとして、キユーに連結
するよう構成してなり、 上記個々のチヤネル・プロセツサは上記複数の
グループを夫々アクセスするよう構成されると共
に 上記中央処理装置によつて入出力命令が記述さ
れているサブチヤネル制御語が存在しているグル
ープについてのグループ制御語リスト・キユーを
もうけて、上記チヤネル・プロセツサが当該グル
ープ制御語リスト・キユーをたどつて上記個々の
グループに対するアクセスを行い、 かつ上記チヤネル・プロセツサは、上記グルー
プ制御語リスト・キユー上の先頭または末尾に位
置するグループに関してアクセスが進行したとき
に、当該グループ内のいずれのサブチヤネル制御
語内にも上記入出力命令が存在しない場合に、当
該グループを上記グループ制御語リスト・キユー
から切り出すように構成した ことを特徴としている。以下図面を参照しつつ説
明する。
(E) 実施例 第1図は本発明の一実施例構成、第2図は本発
明にいうグループ制御語リスト・キユーを説明す
る説明図、第3図は本発明の一実施例要部構成を
示す。
第1図において、図中の符号1ないし4は夫々
入出力デバイス、5ないし8は夫々入出力制御装
置、9ないし12は夫々チヤネル、13,14は
夫々チヤネル・プロセツサ、15はグループ内に
例えば単一に存在するパス・グループ制御語、1
6ないし19は夫々サブチヤネル制御語であつて
夫々上記入出力デバイス1ないし4に1対1に対
応してもうけられているもの、G1,G2……は
夫々本発明にいうパス・グループ、MEMは主記
憶装置、GCT1,GCT2……は夫々上記パス・
グループに対応する制御テーブル、20はキユ
ー・アンカー、21はローテーシヨン・ポインタ
を表している。
図示していない中央処理装置(CPU)は、
個々の入出力デバイス例えばデバイス1を対象と
して入出力命令を発するが、このとき、当該入出
力命令を対応するサブチヤネル制御語16上に記
述するようにする。そして、チヤネル・プロセツ
サのいずれか1つ例えばチヤネル・プロセツサ1
3が当該サブチヤネル制御語16上の入出力命令
を読み込んだとすると、当該チヤネル・プロセツ
サ13が当該入出力命令を実行する。
本発明の場合には、入出力デバイスに至るパス
を複数個のグループG1,G2……の如くに分割
し、各グループに対応した形で制御テーブル
GCT1,SCT2……を用意するようにしている。
図示の場合には、各制御テーブルGCT1……内
に夫々パス・グループ制御語15がもうけられ、
該制御語15内には当該制御テーブル内に存在し
かつ入出力命令が記述されてキユーイングされて
いる各サブチヤネル制御語についてキユー・アン
カー20をもつ。また当該制御語15内にはロー
テーシヨン・ポインタ21が用意され、図示複数
のチヤネル・プロセツサ13や14によつて現に
どのサブチヤネル制御語まで処理の順番がきてい
るかなどを管理するようにされている。
図示構成の場合には、1つのグループに属して
いる所の入出力デバイスに対する入出力命令は、
一時期に1つのみが実行される。このために当該
グループ内では待ち状態を生じる形となるが、グ
ループ相互間では互いに競合が生じてしまうこと
がなくなる。即ち、複数のチヤネル・プロセツサ
13や14は、夫々上記ローテーシヨン・ポイン
タ21の内容をみて、現に処理待機の状態にある
グループ内のキユーを読み込んで処理すれば足り
る。
第2図は本発明にいうグループ制御語リスト・
キユーを説明する説明図であり、図中の符号1
3,14,15は第1図に対応している。また2
2は中央処理装置、23はグループ制御語リス
ト・キユー・アンカー、24はグループ制御語リ
スト・キユーを表している。なお、図示の符号1
5−i(iは1、2、3……)はグループiに対
応する上述のパス・グループ制御語であり、図示
下方に延びる線は当該グループ内に入出力命令が
記述されてあるサブチヤネル制御語(第1図図示
の16,17など)が存在していることを表して
いる。また図示の場合、グループ番号1、2、…
…の順にリスト・キユー24上に連結されている
が本来はランダムな順に連結される形になるもの
である。更に図示の場合、グループ15、グルー
プ16、グループ17、グループ18には入出力
命令を記述されているサブチヤネル制御語が存在
してなく、当該グループ15,16,17,18
はリスト・キユー24上に連結されていない状態
にある。
グループ制御語リスト・キユー・アンカー23
は第1図図示の主記憶装置MEM上に存在してい
ると考えてよく、中央処理装置22から1つの入
出力デバイス(DV)に対応するサブチヤネル制
御語(SCW)に対して入出力命令が書き込まれ
るとすると次のように処理が行われる。即ち当該
書き込まれたサブチヤネル制御語(SCW)の属
しているグループiが既に上記リスト・キユー2
4上に連結されていれば、当該サブチヤネル制御
語は当該グループiに属する制御テーブル内のキ
ユーに連結される。上記グループiが未だ上記リ
スト・キユー24上に連結されていなければ、当
該サブチヤネル制御語(SCW)はグループiの
制御テーブル内のキユーに連結されかつ当該グル
ープiは上記リスト・キユー24の例えば先頭に
連結される。そして各チヤネル・プロセツサ13
や14は、上記リスト・キユー24上のグループ
を順次スキヤンし、フエツチし、デキユーして
夫々の入出力命令を実行してゆく。
リスト・キユー24上から切り出される(デキ
ユーされる)状態になつたグループを切り出すに
当たつては次のように行われる。即ち例えば第2
図図示グループ「11」においては、入出力命令が
記述されているサブチヤネル制御語(SCW)が
存在しなくなつていて、切り出されてもよい状態
になつている。しかし、その時点で上記切り出し
を行おうとすると、第2図図示の場合にはグルー
プ「10」の次にグループ「12」を連結するようキ
ユー処理などを行う必要があり、オーバヘツドが
無視できない。このために、第2図図示の例で言
えば、リスト・キユー24上の末尾に位置するグ
ループ「14」において切り出される状態になつた
とすると、この場合にはそれ程オーバヘツドを要
しないことから、当該グループ「14」を切り出す
ようにする。このようにした場合には、リスト・
キユー24上に切り出されてもよいグループが残
る形となるが、当該グループが末尾に位置するよ
うになれば切り出されてゆくことから、いつまで
もリスト・キユー24上に残つてしまうようなこ
とはない。
なお、上記の説明においては、グループiをリ
スト・キユー24に連結するに当つて、当該リス
ト・キユーの先頭に連結するようにし、切り出さ
れる際にリスト・キユー24の末尾に位置するよ
うになつた状態で切り出されるものとして説明し
た。しかし、リスト・キユー24への連結に当つ
て、当該リスト・キユーの末尾に連結するように
し、リスト・キユー24の先頭から切り出されて
ゆくようにすることもできる。本願発明において
は、上記連結と上記切り出しの方向については任
意であり、いずれの方向であつても差し支えない
ものであり、オーバヘツドに関して問題となるこ
とはない。
第3図は本発明の一実施例要部構成を示してお
り、図中の符号23,15−1,15−2,……
は第2図に対応している。各パス・グループ制御
語15−i上には、当該グループがリスト・キユ
ー24上に連結しているか否かを指示するフイー
ルドFをもつと共に、自己の次にどのパス・グル
ープ制御語15−jをボイントするかを示すポイ
ンタP1と、自己のグループ内でのサブチヤネル
制御語(SCW)に対するキユーの先頭を示すポ
インタP2と末尾を示すポインタP3とをもつて
いる。夫々のポインタがインバリツド
(INVALiD)となつている場合には、キユー上
でそれに続くものが存在しないことを意味してい
る。
各チヤネル・プロセツサ13,14は夫々リス
ト・キユー24上のパス・グループ制御語15−
iをたどつて処理を行つてゆく。そして、リス
ト・キユー24上の当該時点で末尾に位置するグ
ループ(例えば図示グループ14)において、サ
ブチヤネル制御語(SCW)についてのキユーが
存在しなくなつたとすると、そのとき当該パス・
グループ制御語15−14をリスト・キユー24
から切り出すようにする。
(F) 発明の効果 以上説明した如く、本発明によれば、グループ
間でローテーシヨン・アルゴリズムを採用すると
共に、グループ制御語リスト・キユーをもつよう
にしたので、上記ローテーシヨン・アルゴリズム
を効率よく実行することができる。またリスト・
キユーからグループをデキユーするに当たつて
も、いわば最小限の処理で足りる。
【図面の簡単な説明】
第1図は本発明の一実施例構成、第2図は本発
明にいうグループ制御語リスト・キユーを説明す
る説明図、第3図は本発明の一実施例要部構成を
示す。 図中、1ないし4は夫々入出力デバイス、1
3,14はチヤネル・プロセツサ、15はパス・
グループ制御語、16ないし19はサブチヤネル
制御語、23はグループ制御語リスト・キユー・
アンカー、24はグループ制御語リスト・キユー
を表す。

Claims (1)

  1. 【特許請求の範囲】 1 記憶装置と1つまたは複数個のチヤネル・プ
    ロセツサと複数の入出力デバイスとを少なくとも
    そなえ、 各入出力デバイスに対応してもうけられるサブ
    チヤネル制御語上に中央処理装置が入出力命令を
    記述し、 上記チヤネル・プロセツサが上記サブチヤネル
    制御語を読み込んで当該入出力命令を実行する データ処理システムにおいて、 上記入出力デバイスに至るパスを複数個のグル
    ープに分割すると共に 同一のグループに属する複数個の入出力デバイ
    スのサブチヤネル制御語を、グループ内のパス・
    グループ制御語をアンカーとして、キユーに連結
    するよう構成してなり、 上記個々のチヤネル・プロセツサは上記複数の
    グループを夫々アクセスするよう構成されると共
    に 上記中央処理装置によつて入出力命令が記述さ
    れているサブチヤネル制御語が存在しているグル
    ープについてのグループ制御語リスト・キユーを
    もうけて、上記チヤネル・プロセツサが当該グル
    ープ制御語リスト・キユーをたどつて上記個々の
    グループに対するアクセスを行い、 かつ上記チヤネル・プロセツサは、上記グルー
    プ制御語リスト・キユー上の先頭または末尾に位
    置するグループに関してアクセスが進行したとき
    に、当該グループ内のいずれのサブチヤネル制御
    語内にも上記入出力命令が存在しない場合に、当
    該グループを上記グループ制御語リスト・キユー
    から切り出すように構成した ことを特徴とする命令キユー管理処理方法。
JP28062684A 1984-12-27 1984-12-27 命令キュー管理処理方法 Granted JPS61156352A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP28062684A JPS61156352A (ja) 1984-12-27 1984-12-27 命令キュー管理処理方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP28062684A JPS61156352A (ja) 1984-12-27 1984-12-27 命令キュー管理処理方法

Publications (2)

Publication Number Publication Date
JPS61156352A JPS61156352A (ja) 1986-07-16
JPH049349B2 true JPH049349B2 (ja) 1992-02-19

Family

ID=17627671

Family Applications (1)

Application Number Title Priority Date Filing Date
JP28062684A Granted JPS61156352A (ja) 1984-12-27 1984-12-27 命令キュー管理処理方法

Country Status (1)

Country Link
JP (1) JPS61156352A (ja)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5745628A (en) * 1980-08-30 1982-03-15 Nec Corp Data transfer controlling system

Also Published As

Publication number Publication date
JPS61156352A (ja) 1986-07-16

Similar Documents

Publication Publication Date Title
JPH04348451A (ja) 並列計算機
JPS62162146A (ja) マルチプロセッサシステムの試験方法
JPH0594317A (ja) 仮想計算機の入出力割り込み処理方式
JPH049349B2 (ja)
JP4559958B2 (ja) マルチコアプロセッサにおけるマルチコア制御方法
JPH0341856B2 (ja)
JPS59188749A (ja) デ−タ転送制御方式
JP2823624B2 (ja) I/oインタフェース制御方法
JPH01220051A (ja) 情報処理装置
JPH01263858A (ja) マルチプロセッサシステム
JP2624519B2 (ja) 計算機システムにおける入出力装置の起動処理方法
JPH0413716B2 (ja)
JPH0424733B2 (ja)
JPH0247751A (ja) チャネル制御方式
JPS6073777A (ja) マルチプロセツサ転送制御方式
JPH03182945A (ja) 主記憶内データ転送方式
JPH056219B2 (ja)
JPS61243559A (ja) 二重化処理システム
JPS63184149A (ja) マルチコントロ−ラシステム
JPS6039265A (ja) デ−タ転送方式
JPS62140145A (ja) 仮想計算機システム
JPS60225969A (ja) マルチプロセツサ制御方式
JPH0510697B2 (ja)
JPH01239665A (ja) マルチプロセッサの負荷分散方式
JPS61170855A (ja) 入出力デ−タ処理方式

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees