JPH0510697B2 - - Google Patents
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- JPH0510697B2 JPH0510697B2 JP61048124A JP4812486A JPH0510697B2 JP H0510697 B2 JPH0510697 B2 JP H0510697B2 JP 61048124 A JP61048124 A JP 61048124A JP 4812486 A JP4812486 A JP 4812486A JP H0510697 B2 JPH0510697 B2 JP H0510697B2
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- buffer
- processing request
- processing
- processor
- control unit
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔概要〕
全チヤネルを制御する総括プロセツサ、複数の
チヤネルよりなる１個のチヤネル・グループを制
御する複数の個別プロセツサ及び上記総括プロセ
ツサと上記複数の個別プロセツサとの間に設置さ
れた１個のバツフアを具備する多重チヤネル処理
装置であつて、上記総括プロセツサは上記個別プ
ロセツサに処理を依頼するとき、上記バツフアに
処理の詳細をセツトして個別プロセツサに処理要
求を出すように構成され、個別プロセツサは、上
記処理要求を受け取ると、先ずバツフアの内容を
自己のローカル記憶部に格納する処理を行つた後
に直ちにバツフアを解放し、しかる後にローカル
記憶部に格納されたバツフアの内容を解析し、解
析結果に従つて入出力制御又は主記憶との間のデ
ータ転送制御などを行うようにしたものである。[Detailed Description of the Invention] [Summary] A general processor that controls all channels, a plurality of individual processors that control one channel group consisting of a plurality of channels, and a system between the general processor and the plurality of individual processors. The multi-channel processing device is equipped with one buffer installed, and when the general processor requests processing to the individual processors, it sets processing details in the buffer and issues a processing request to the individual processors. When the individual processor receives the processing request, it first stores the contents of the buffer in its own local storage, immediately releases the buffer, and then releases the buffer stored in the local storage. The content is analyzed, and input/output control or data transfer control with the main memory is performed according to the analysis results.
本発明は、全チヤネルを制御する総括プロセツ
サ、複数のチヤネルよりなるチヤネル・グループ
を制御する複数の個別プロセツサ、総括プロセツ
サと個別プロセツサとの間に設置されたバツフア
を具備する多重チヤネル処理装置において、バツ
フアの個数を１個に出来るようにした多重チヤネ
ル処理装置に関するものである。
The present invention provides a multichannel processing device comprising a general processor that controls all channels, a plurality of individual processors that control channel groups made up of a plurality of channels, and a buffer installed between the general processor and the individual processors. The present invention relates to a multichannel processing device in which the number of buffers can be reduced to one.
第３図及び第４図は従来の多重チヤネル処理装
置を説明するものであつて、第３図は従来の多重
チヤネル処理装置の全体構成を示す図、第４図は
従来の個別プロセツサの構成を示す図である。第
３図において、１は中央処理装置、２は記憶制御
装置、３は主記憶装置、４は総括プロセツサ、５
−１ないし５−ｎはバツフア、６−１ないし６−
ｎは個別プロセツサをそれぞれ示している。総括
プロセツサ４は、CPUインタフエース及びMSC
インタフエースを持ち、中央処理装置１からの命
令の受付けや命令終了の通知、チヤネル・パス、
サブチヤネルの管理、個別プロセツサ６−ｉ（ｉ
＝１，２，…，ｎ）の起動などを行う。バツフア
５−ｉは、総括プロセツサ４と個別プロセツサ６
−ｉ間のデータの遣り取りを行うときに使用され
るものである。プロセツサ６−ｉは、第ｉ番目の
グループに属する複数の入出力インタフエースの
制御やコマンド・フエツチ、記憶制御装置２との
間のデータ転送などを行う。
3 and 4 are explanatory diagrams of a conventional multi-channel processing device, in which FIG. 3 shows the overall configuration of the conventional multi-channel processing device, and FIG. 4 shows the configuration of a conventional individual processor. FIG. In FIG. 3, 1 is a central processing unit, 2 is a storage control device, 3 is a main storage device, 4 is a general processor, and 5 is a main storage device.
-1 to 5-n is buffer, 6-1 to 6-
n indicates an individual processor. The general processor 4 has a CPU interface and an MSC.
It has an interface, accepts commands from the central processing unit 1, notifies command completion, channels paths, etc.
Management of subchannels, individual processor 6-i (i
=1, 2,..., n), etc. The buffer 5-i has a general processor 4 and an individual processor 6.
This is used when exchanging data between -i. The processor 6-i controls a plurality of input/output interfaces belonging to the i-th group, fetches commands, and transfers data to and from the storage control device 2.
第４図は従来の個別プロセツサ６−１の構成を
示す図である。なお、各個別プロセツサは同一の
構成を持つ。第４図において、７は起動制御部、
８はプロセツサ、９はデータ転送制御部、１０は
ローカル記憶部、１１は入出力制御部、１２はプ
ライオリテイ制御部、Q0とQ1はキユーをそれぞ
れ示している。入出力制御部１１は、複数の入出
力インタフエースの制御を行う。データ転送制御
部９は、データ転送用レジスタ（図示せず）など
を持ち、入出力制御部１１と記憶制御装置２との
間のデータ転送を行う。ローカル記憶部１０は、
コマンドやデータ・アドレス、制御情報などを保
持するものである。プロセツサ８は、総括プロセ
ツサ４との通信やコマンドのフエツチ、データ・
アドレスの更新などを行う。起動制御部７は、入
出力制御の処理要求を保持するキユーQ0、デー
タ転送制御部９の処理要求を保持するキユーQ1
及びプライオリテイ制御部１２を持ち、プライオ
リテイ制御部１２によつて、総括プロセツサ４か
らの処理要求、キユーQ0の処理要求及びキユー
Q1の処理要求の中の１個を選択し、選択した処
理要求をプロセツサ８に送る。 FIG. 4 is a diagram showing the configuration of a conventional individual processor 6-1. Note that each individual processor has the same configuration. In FIG. 4, 7 is a startup control unit;
8 is a processor, 9 is a data transfer control section, 10 is a local storage section, 11 is an input/output control section, 12 is a priority control section, and Q 0 and Q 1 are queues, respectively. The input/output control unit 11 controls a plurality of input/output interfaces. The data transfer control unit 9 has a data transfer register (not shown) and the like, and transfers data between the input/output control unit 11 and the storage control device 2. The local storage unit 10 is
It holds commands, data addresses, control information, etc. The processor 8 communicates with the general processor 4, fetches commands, and processes data.
Update your address, etc. The startup control unit 7 has a queue Q 0 that holds processing requests for input/output control, and a queue Q 1 that holds processing requests of the data transfer control unit 9.
and a priority control unit 12, and the priority control unit 12 handles processing requests from the general processor 4, processing requests for queue Q0 , and
Q1 selects one of the processing requests and sends the selected processing request to the processor 8.
次に、従来の多重チヤネル処理装置の動作につ
いて説明する。総括プロセツサ４は、例えばバツ
フア５−１に処理の詳細を示すデータをセツトし
て個別プロセツサ６−１に処理要求を出す。な
お、処理の詳細とは、例えばSIO命令の場合はモ
ード、ユニツト・アドレス、チヤネル・アドレス
語、サブチヤネル番号等を意味している。また、
処理要求の中にはチヤネル番号も含まれる。個別
プロセツサ６−１においては、起動制御部７で処
理要求の優先順位が取られて、プロセツサ８を起
動する。この際、チヤネル番号及び処理要求
（IO命令の起動、CCWフエツチ、その他）がプロ
セツサ８に送られる。プロセツサ８は、前の処理
が終了していれば、起動制御部７からの処理要求
を受け取り、これが総括プロセツサ４からの処理
要求であつたとすると、総括プロセツサ４からの
処理要求を実行するための処理ルーチンを起動す
る。この処理ルーチンは、バツフア５−１からデ
ータを取り出し、これを解析し、ローカル記憶部
１０や入出力制御部１１などに指示を出し、終了
時に総括プロセツサ４に終了通知を出してバツフ
ア５−１を解放すると言うものである。 Next, the operation of the conventional multichannel processing device will be explained. The general processor 4 sets, for example, data indicating processing details in the buffer 5-1 and issues a processing request to the individual processors 6-1. Note that processing details include, for example, the mode, unit address, channel address word, subchannel number, etc. in the case of an SIO instruction. Also,
The processing request also includes a channel number. In the individual processor 6-1, the activation control unit 7 prioritizes the processing requests and activates the processor 8. At this time, the channel number and processing requests (IO command activation, CCW fetch, etc.) are sent to the processor 8. If the previous process has been completed, the processor 8 receives the processing request from the startup control unit 7, and if this is a processing request from the general processor 4, then the processor 8 receives the processing request from the general processor 4, Start a processing routine. This processing routine extracts data from the buffer 5-1, analyzes it, issues instructions to the local storage unit 10, input/output control unit 11, etc., and upon completion, issues a termination notification to the overall processor 4 and transfers the data to the buffer 5-1. It is said to liberate the
従来の多重チヤネル処理装置では、各個別プロ
セツサ毎にバツフアが設けられているが、各個別
プロセツサ毎にバツフアを持つことはハードウエ
ア量を増大させると言う欠点を持つている。バツ
フアを１個とすることも考えられるが、ただ単に
バツフアを１個としただけでは、総括プロセツサ
が処理要求を出した個別プロセツサにバツフアが
長時間にわたつて専有され、総括プロセツサが次
の処理要求を個別プロセツサに効率よく出すこと
が出来なくなる。
In conventional multichannel processing devices, a buffer is provided for each individual processor, but having a buffer for each individual processor has the disadvantage of increasing the amount of hardware. It is possible to use only one buffer, but if only one buffer is used, the buffer will be monopolized for a long time by the individual processors to which the general processor has issued processing requests, and the general processor will not be able to handle the next process. Requests cannot be sent to individual processors efficiently.
本発明は、上記の考察に基づくものであつて、
全チヤネルを制御する総括プロセツサ、複数の入
出力インタフエースよりなる１個のチヤネル・グ
ループを制御する複数の個別プロセツサ及び総括
プロセツサと複数の個別プロセツサとの間に設け
られたバツフアを具備する多重チヤネル処理装置
において、バツフアの個数を１個とすると共に、
バツフアが個別プロセツサによつて専有されてい
る時間を短縮できるようにすることを目的として
いる。 The present invention is based on the above considerations, and includes:
A multichannel system comprising a general processor that controls all channels, a plurality of individual processors that control one channel group consisting of a plurality of input/output interfaces, and a buffer provided between the general processor and the plurality of individual processors. In the processing device, the number of buffers is one, and
The purpose is to reduce the time that a buffer is occupied by an individual processor.
そしてそのための本発明の多重チヤネル処理装
置は、
中央処理装置１からの命令の受付けや命令の終
了の通知、チヤネル・パスの制御、サブチヤネル
の制御などを行う総括プロセツサ４と、
入出力インタフエースの制御やコマンド・フエ
ツチ、主記憶装置との間のデータ転送などを行う
複数の個別プロセツサ６−１，６−２，…，６−
ｎと、
総括プロセツサ４と複数の個別プロセツサ６−
１，６−２，…，６−ｎとの間に設置された１個
のバツフア５と
を具備する多重チヤネル処理装置であつて、
総括プロセツサ４は、個別プロセツサ６−ｉに
処理を依頼するとき、処理の詳細をバツフア５に
格納した後に個別プロセツサ６−ｉに処理要求を
送るように構成され、
各個別プロセツサ６−１，６−２，…，６−ｎ
は、処理要求を実行するプロセツサ８と、処理要
求が競合した場合には処理要求の優先順位に従つ
て選択された１個の処理要求をプロセツサ８に送
る起動制御部７と、ローカル記憶部１０とを備
え、
起動制御部７は、バツフア解析処理要求を保持
するバツフア解析処理要求キユーQ2、他の処理
要求を保持する他の処理要求キユーQ0，Q1を有
し、バツフア解析処理要求キユQ2の処理要求、
他の処理要求キユーQ0，Q1の処理要求、バツフ
ア・データ転送処理要求が入力されるプライオリ
テイ制御部１２を有し、更に総括プロセツサ４か
ら処理要求が送られて来たときにはバツフア・デ
ータ転送処理要求をプライオリテイ制御部１２に
入力し、バツフア解析処理要求をバツフア解析処
理要求キユーQ2に格納するように構成され、
プロセツサ８は、起動制御部７からバツフア・
データ転送処理要求が送られてきたときには、バ
ツフア５のデタを自己のローカル記憶部１０に格
納した後、バツフア５を解放する処理を行い、起
動制御部７からバツフア解析処理要求が送られて
きたときには、ローカル記憶部１０に格納されて
いるバツフアの内容を解析する処理を行うよう構
成されている。
The multichannel processing device of the present invention for this purpose includes a general processor 4 that accepts commands from the central processing unit 1, notifies completion of commands, controls channel paths, and controls subchannels, and an input/output interface. A plurality of individual processors 6-1, 6-2, ..., 6- perform control, command fetch, data transfer to and from the main memory, etc.
n, a general processor 4 and a plurality of individual processors 6-
1, 6-2, . At this time, the processing details are stored in the buffer 5 and then a processing request is sent to the individual processors 6-i, and each of the individual processors 6-1, 6-2, ..., 6-n
The processor 8 includes a processor 8 that executes processing requests, an activation control unit 7 that sends one processing request to the processor 8 that is selected according to the priority of the processing requests in the event of conflicting processing requests, and a local storage unit 10. The startup control unit 7 has a buffer analysis processing request queue Q 2 that holds a buffer analysis processing request, other processing request queues Q 0 and Q 1 that hold other processing requests, and a buffer analysis processing request queue Q 2 that holds a buffer analysis processing request. KiyuQ 2 processing request,
It has a priority control unit 12 to which processing requests for other processing request queues Q 0 and Q 1 and buffer data transfer processing requests are input, and furthermore, when a processing request is sent from the general processor 4, buffer data transfer processing requests are input. The processor 8 is configured to input the transfer processing request to the priority control section 12 and store the buffer analysis processing request in the buffer analysis processing request queue Q2 .
When a data transfer processing request is sent, the data of the buffer 5 is stored in its own local storage unit 10, the buffer 5 is released, and a buffer analysis processing request is sent from the startup control unit 7. At times, it is configured to perform processing to analyze the contents of buffers stored in the local storage unit 10.
ことを特徴とするものである。It is characterized by this.
総括プロセツサ４から処理要求が送られて来る
と、起動制御部７はバツフア・データ転送処理要
求とバツフア解析処理要求を生成し、バツフア・
データ転送処理要求をプライオリテイ制御部１２
に入力する。バツフア・データ転送処理要求の優
先順位を最高位に設定しておくと、バツフア・デ
ータ転送処理要求は直ちにプロセツサ８に送られ
る。バツフア解析処理要求は、適当なタイミング
（例えば、バツフア・データ転送処理要求がプラ
イオリテイ制御部１２から出力された時点）でキ
ユーQ2に格納される。
When a processing request is sent from the general processor 4, the startup control unit 7 generates a buffer data transfer processing request and a buffer analysis processing request, and
The data transfer processing request is sent to the priority control unit 12.
Enter. If the priority of the buffer data transfer processing request is set to the highest priority, the buffer data transfer processing request is immediately sent to the processor 8. The buffer analysis processing request is stored in queue Q 2 at an appropriate timing (for example, at the time when the buffer data transfer processing request is output from the priority control unit 12).
プロセツサ８は、起動制御部７から送られて来
たバツフア・データ転送処理要求を受け取ると、
バツフア５のデータを自己のローカル記憶部１０
に転送し、転送完了後にバツフア５を解放する。
プロセツサ８は、転送制御部７から送られて来た
バツフア解析処理要求を受け取ると、ローカル記
憶部１０に格納されているバツフアの内容を解析
する。 When the processor 8 receives the buffer data transfer processing request sent from the startup control unit 7,
The data of buffer 5 is stored in its own local storage unit 10.
After the transfer is completed, the buffer 5 is released.
Upon receiving the buffer analysis processing request sent from the transfer control section 7, the processor 8 analyzes the contents of the buffer stored in the local storage section 10.
第１図は本発明の多重チヤネル処理装置の全体
構成を示す図である。第１図において、１０はロ
ーカル記憶部を示している。なお、第３図と同一
符号は同一物を示している。第３図の従来例で
は、１個の個別プロセツサに１個のバツフアが設
けられているが、本発明では複数の個別プロセツ
サ６−１ないし６−ｎに対して１個のバツフア５
が設けられている。個別プロセツサ６−１ないし
６−ｎのそれぞれは、ローカル記憶部１０を有し
ている。
FIG. 1 is a diagram showing the overall configuration of a multichannel processing device according to the present invention. In FIG. 1, 10 indicates a local storage section. Note that the same reference numerals as in FIG. 3 indicate the same parts. In the conventional example shown in FIG. 3, one buffer is provided for one individual processor, but in the present invention, one buffer 5 is provided for a plurality of individual processors 6-1 to 6-n.
is provided. Each of the individual processors 6-1 to 6-n has a local storage section 10.
第１図の多重チヤネル処理装置は下記のように
動作する。総括プロセツサ４は、個別プロセツサ
６−ｉ（ｉ＝１，２，…，ｎ）に処理を依頼する
とき、先ずバツフア５に処理の詳細を書き込み、
しかる後に、個別プロセツサ６−ｉに処理要求を
送る。個別プロセツサ６−ｉは、処理要求を受理
すると、先ずバツフア５の内容を自己のローカル
記憶部１０に格納し、しかる後にローカル記憶部
１０に格納されているバツフアの内容の解析を行
う。 The multichannel processing device of FIG. 1 operates as follows. When the general processor 4 requests processing to the individual processors 6-i (i=1, 2, . . . , n), it first writes the details of the processing to the buffer 5, and
Thereafter, a processing request is sent to the individual processor 6-i. When the individual processor 6-i receives a processing request, it first stores the contents of the buffer 5 in its own local storage section 10, and then analyzes the contents of the buffer stored in the local storage section 10.
第２図は本発明の個別プロセツサの１実施例構
成を示す図である。第２図において、Q2は総括
プロセツサからの処理の詳細を解析することを要
求する解析処理要求を保持するキユーである。第
２図のローカル記憶部１０は、それぞれのチヤネ
ル（入出力インタフエースに対応）に対応する個
別エリアを持つている。個別エリアの中には、入
出力装置の制御及びデータ転送に必要な情報、例
えばチヤネルの状態や入出力装置機番、コマン
ド・アドレス、データ・カウント等が格納され
る。また、総括プロセツサ４からの処理要求を実
行するための処理ルーチンを、バツフア５からロ
ーカル記憶部１０へのデータ転送ルーチンと、そ
の後の解析ルーチンとに分ける。起動制御部７
は、総括プロセツサ４から処理要求が送られて来
た時、バツフア５からローカル記憶部１０へデー
タを転送することを要求するデータ転送処理要求
と、ローカル記憶部１０に格納されたバツフアの
内容を解析することを要求する解析処理要求とを
生成する。そして、プロセツサ８から前の処理が
終了したことを通知されると、起動制御部７は、
プライオリテイ制御部１２により、上記のデータ
転送処理要求、キユーQ0の処理要求及びキユー
Q1の処理要求の中から１個を選択し、選択した
処理要求をプロセツサ８に送る。なお、上記のデ
ータ転送要求の優先順位は高く（例えば最高位
に）されている。上記のデータ転送処理要求が選
択されたとすると、起動制御部７は、上記の解析
処理要求をキユーQ2に格納する。その後は、プ
ライオリテイ制御部１２によつて、キユーQ0、
キユーQ1およびキユーQ2の優先順位が取られる。
プロセツサ８は、起動制御部７から送られて来た
上記データ転送処理要求を受け取ると、上記デー
タ転送ルーチンを実行することにより、バツフア
５の内容をローカル記憶部１０に格納し、処理終
了を総括プロセツサ４に通知し、これによりバツ
フア５を解放する。起動制御部７から送られて来
る上記の解析処理要求を受け取ると、プロセツサ
８は、上記の解析ルーチンを実行することにより
ローカル記憶部１０に格納されているバツフアの
内容を読取り、この解析を行い、データ転送制御
部９の制御やローカル記憶部１０の更新、入出力
制御部１１の制御などを行う。 FIG. 2 is a diagram showing the configuration of one embodiment of the individual processor of the present invention. In FIG. 2, Q2 is a queue that holds analysis processing requests requesting analysis of details of processing from the general processor. The local storage unit 10 in FIG. 2 has separate areas corresponding to each channel (corresponding to an input/output interface). The individual area stores information necessary for controlling the input/output device and transferring data, such as channel status, input/output device number, command address, data count, etc. Further, the processing routine for executing processing requests from the general processor 4 is divided into a data transfer routine from the buffer 5 to the local storage section 10 and a subsequent analysis routine. Start-up control section 7
When a processing request is sent from the general processor 4, a data transfer processing request requesting to transfer data from the buffer 5 to the local storage unit 10 and the contents of the buffer stored in the local storage unit 10 are sent. An analysis processing request requesting analysis is generated. Then, when notified by the processor 8 that the previous process has been completed, the startup control unit 7
The priority control unit 12 handles the above data transfer processing request, queue Q 0 processing request, and queue Q 0 processing request.
One of the processing requests in Q1 is selected and the selected processing request is sent to the processor 8. Note that the above data transfer request is given a high priority (for example, the highest priority). If the above data transfer processing request is selected, the activation control unit 7 stores the above analysis processing request in Q2 . After that, the priority control unit 12 controls the queue Q 0 ,
Priority is taken for queue Q 1 and queue Q 2 .
When the processor 8 receives the data transfer processing request sent from the startup control section 7, it stores the contents of the buffer 5 in the local storage section 10 by executing the data transfer routine, and summarizes the completion of the processing. The processor 4 is notified and the buffer 5 is thereby released. Upon receiving the above-mentioned analysis processing request sent from the startup control section 7, the processor 8 reads the contents of the buffer stored in the local storage section 10 by executing the above-mentioned analysis routine, and performs the analysis. , controls the data transfer control unit 9, updates the local storage unit 10, controls the input/output control unit 11, etc.
以上の説明から明らかなように、本発明によれ
ば、個別プロセツサがバツフアを専有する時間を
短縮することが出来、複数個の個別プロセツサで
バツフアを共有することが可能となり、ハードウ
エア量の削減を図ることが出来る。更には、総括
プロセツサから同じ個別プロセツサに処理要求を
続けて出す時に、バツフアが短時間で解放される
ので、複数の処理要求を総括プロセツサから同一
の個別プロセツサに転送するに要する時間を短縮
することが出来る。
As is clear from the above explanation, according to the present invention, it is possible to shorten the time that an individual processor uses a buffer exclusively, and it is possible to share a buffer among a plurality of individual processors, thereby reducing the amount of hardware. It is possible to aim for Furthermore, since the buffer is released in a short time when processing requests are issued from the general processor to the same individual processor in succession, the time required to transfer multiple processing requests from the general processor to the same individual processor can be shortened. I can do it.
第１図は本発明の多重チヤネル処理装置の全体
構成を示す図、第２図は本発明の個別プロセツサ
の１実施例構成を示す図、第３図は従来の多重チ
ヤネル処理装置の全体構成を示す図、第４図は従
来の個別プロセツサの構成を示す図である。
１…中央処理装置、２…記憶制御装置、３…主
記憶装置、４…総括プロセツサ、５…バツフア、
６−１ないし６−ｎ…個別プロセツサ、７…起動
制御部、８…プロセツサ、９…データ転送制御
部、１０…ローカル記憶部、１１…入出力制御
部、１２…プライオリテイ制御部、Q0ないしQ2
…キユー。
FIG. 1 is a diagram showing the overall configuration of a multi-channel processing device according to the present invention, FIG. 2 is a diagram showing the configuration of one embodiment of an individual processor according to the present invention, and FIG. 3 is a diagram showing the overall configuration of a conventional multi-channel processing device. FIG. 4 is a diagram showing the configuration of a conventional individual processor. DESCRIPTION OF SYMBOLS 1...Central processing unit, 2...Storage control device, 3...Main storage device, 4...General processor, 5...Buffer,
6-1 to 6-n...Individual processor, 7...Start control unit, 8...Processor, 9...Data transfer control unit, 10...Local storage unit, 11...I/O control unit, 12...Priority control unit, Q 0 Or Q 2
...Kyuu.
Claims (1)
終了の通知、チヤネル・パスの制御、サブチヤネ
ルの制御などを行う総括プロセツサ４と、 入出力インタフエースの制御やコマンド・フエ
ツチ、主記憶装置との間のデータ転送などを行う
複数の個別プロセツサ６−１，６−２，…，６−
ｎと、 総括プロセツサ４と複数の個別プロセツサ６−
１，６−２，…，６−ｎとの間に設置された１個
のバツフア５と、 を具備する多重チヤネル処理装置であつて、 総括プロセツサ４は、個別プロセツサ６−ｉに
処理を依頼するとき、処理の詳細をバツフア５に
格納した後に個別プロセツサ６−ｉに処理要求を
送るように構成され、 各個別プロセツサ６−１，６−２，…，６−ｎ
は、処理要求を実行するプロセツサ８と、処理要
求が競合した場合には処理要求の優先順位に従つ
て選択された１個の処理要求をプロセツサ８に送
る起動制御部７と、ローカル記憶部１０とを備
え、 起動制御部７は、バツフア解析処理要求を保持
するバツフア解析処理要求キユーQ2、他の処理
要求を保持する他の処理要求キユーQ0，Q1を有
し、バツフア解析処理要求キユーQ2の処理要求、
他の処理要求キユーQ0，Q1の処理要求、バツフ
ア・データ転送処理要求が入力されるプライオリ
テイ制御部１２を有し、更に総括プロセツサ４か
ら処理要求が送られて来たときにはバツフア・デ
ータ転送処理要求をプライオリテイ制御部１２に
入力し、バツフア解析処理要求をバツフア解析処
理要求キユーQ2に格納するように構成され、 プロセツサ８は、起動制御部７からバツフア・
データ転送処理要求が送られてきたときには、バ
ツフア５のデータを自己のローカル記憶部１０に
格納した後、バツフア５を解放する処理を行い、
起動制御部７からバツフア解析処理要求が送られ
てきたときには、ローカル記憶部１０に格納され
ているバツフアの内容を解析する処理を行うよう
構成されている ことを特徴とする多重チヤネル処理装置。[Claims] 1. A general processor 4 that accepts commands from the central processing unit 1, notifies completion of commands, controls channel paths, controls subchannels, etc., and controls input/output interfaces and command fetches. , a plurality of individual processors 6-1, 6-2, .
n, a general processor 4 and a plurality of individual processors 6-
1, 6-2,..., 6-n, and one buffer 5 installed between the processors 1, 6-2, . When processing, the processing details are stored in the buffer 5 and then the processing request is sent to the individual processors 6-i, and each of the individual processors 6-1, 6-2, ..., 6-n
includes a processor 8 that executes processing requests, an activation control unit 7 that sends one processing request selected according to the priority of the processing requests to the processor 8 in the event of conflicting processing requests, and a local storage unit 10. The startup control unit 7 has a buffer analysis processing request queue Q 2 that holds a buffer analysis processing request, other processing request queues Q 0 and Q 1 that hold other processing requests, and a buffer analysis processing request queue Q 2 that holds a buffer analysis processing request. Q2 processing request,
It has a priority control unit 12 to which processing requests for other processing request queues Q 0 and Q 1 and buffer data transfer processing requests are input, and furthermore, when a processing request is sent from the general processor 4, buffer data is input. The processor 8 is configured to input the transfer processing request to the priority control section 12 and store the buffer analysis processing request in the buffer analysis processing request queue Q2 .
When a data transfer processing request is sent, the data in the buffer 5 is stored in its own local storage unit 10, and then the buffer 5 is released.
A multichannel processing device characterized in that it is configured to perform a process of analyzing the contents of a buffer stored in a local storage unit 10 when a buffer analysis processing request is sent from a startup control unit 7.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4812486A JPS62204356A (en) | 1986-03-04 | 1986-03-04 | Multiplex channel processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4812486A JPS62204356A (en) | 1986-03-04 | 1986-03-04 | Multiplex channel processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62204356A JPS62204356A (en) | 1987-09-09 |
| JPH0510697B2 true JPH0510697B2 (en) | 1993-02-10 |
Family
ID=12794580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4812486A Granted JPS62204356A (en) | 1986-03-04 | 1986-03-04 | Multiplex channel processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62204356A (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6017141B2 (en) * | 1981-10-30 | 1985-05-01 | 株式会社日立製作所 | multiple controller |
-
1986
- 1986-03-04 JP JP4812486A patent/JPS62204356A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62204356A (en) | 1987-09-09 |
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