JPH0511446B2 - - Google Patents
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- JPH0511446B2 JPH0511446B2 JP59245319A JP24531984A JPH0511446B2 JP H0511446 B2 JPH0511446 B2 JP H0511446B2 JP 59245319 A JP59245319 A JP 59245319A JP 24531984 A JP24531984 A JP 24531984A JP H0511446 B2 JPH0511446 B2 JP H0511446B2
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Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、アナログ信号をデジタル信号に変換
するA/D変換回路に関し、特にテレビジヨン信
号のA/Dコンバータに関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an A/D conversion circuit that converts an analog signal to a digital signal, and particularly relates to an A/D converter for television signals.
(従来の技術)
従来、テレビジヨン信号のアナログデジタル変
換においては、変換速度が早く、出力ビツト数の
多いものは高価なため、例えば8ビツト出力の
A/Dコンバータを2ケ使用して9ビツト出力を
得ていた。このような従来のA/D変換回路の例
のブロツク図および波形図を第3図および第4図
a,bに示す。入力端子1に供給された映像信号
は、反転増幅回路2及び3を経由してA/Dコン
バータ4,5に送出される。A/Dコンバータ
4,5の出力デジタルデータは演算回路6により
合成され出力端子7に出力デジタルデータを送出
する。A/Dコンバータ4及び5には基準電圧源
8からの基準電圧が供給され、A/Dコンバータ
4,5及び演算回路6にはクロツクパルス入力端
子からクロツクが供給される。A/Dコンバータ
4,5はそれぞれ接地電位と基準電圧の間を分割
して入力アナログ電圧に対して8ビツトの場合0
〜255のデータを演算回路6へ出力する。直流レ
ベル調整器9はA/Dコンバータ4,5の入力信
号の直流レベルを調整して第4図a,bに示す様
な2つのA/Dコンバータの入力信号a′,b′(第
3図参照)の直流レベルを2Vずらすために設け
てある。(Prior art) Conventionally, in the analog-to-digital conversion of television signals, the conversion speed is fast and the output bit count is high, so it is expensive. I was getting output. A block diagram and waveform diagram of an example of such a conventional A/D conversion circuit are shown in FIGS. 3 and 4a and 4b. The video signal supplied to the input terminal 1 is sent to A/D converters 4 and 5 via inverting amplifier circuits 2 and 3. The output digital data of the A/D converters 4 and 5 are combined by an arithmetic circuit 6 and output digital data is sent to an output terminal 7. The A/D converters 4 and 5 are supplied with a reference voltage from a reference voltage source 8, and the A/D converters 4 and 5 and the arithmetic circuit 6 are supplied with a clock from a clock pulse input terminal. The A/D converters 4 and 5 each divide between the ground potential and the reference voltage and set the input analog voltage to 0 in the case of 8 bits.
~255 data are output to the arithmetic circuit 6. The DC level regulator 9 adjusts the DC level of the input signals of the A/D converters 4 and 5, and outputs the input signals a' and b' (the third level) of the two A/D converters as shown in FIG. (see figure) is provided to shift the DC level by 2V.
(発明が解決しようとする問題点)
上述の従来のA/D変換回路で、反転増幅回路
2と3の出力の信号a′,b′での直流分の差は、出
力データを直線的に変化させるためには数mVの
誤差以内にする必要があるが、周囲温度や電源電
圧の変動等によつて変動しやすいという欠点があ
つた。(Problem to be Solved by the Invention) In the conventional A/D conversion circuit described above, the difference in the DC component between the signals a' and b' of the outputs of the inverting amplifier circuits 2 and 3 is such that the output data can be converted linearly. In order to change it, it is necessary to keep it within an error of several millivolts, but it has the disadvantage that it easily fluctuates due to changes in ambient temperature, power supply voltage, etc.
本発明は、フイードバツクにより2つのA/D
コンバータの入力信号の相対的な直流レベルを安
定化できるA/D変換回路を提供するものであ
る。 The present invention provides two A/Ds using feedback.
The present invention provides an A/D conversion circuit that can stabilize the relative DC level of an input signal to a converter.
(問題点を解決するための手段)
本発明によれば、アナログ信号を入力する第1
の増幅回路と、前記アナログ信号を入力し反転し
て出力する第2の増幅回路と、前記第1および第
2の増幅回路それぞれの出力を受ける第1および
第2のA/Dコンバータと、前記第1の増幅回路
から出力されるアナログ信号を所定の値にクラン
プし前記第1及び第2のA/Dコンバータの変換
範囲を前記アナログ信号の互いに異なる電圧範囲
とするクランプ手段と、前記第1のA/Dコンバ
ータの出力データと前記第2のA/Dコンバータ
の反転出力データとを組合せビツト数が拡大され
たA/D変換データを得る演算回路と、前記第1
および第2のA/Dコンバータのフルスケールを
設定する基準電圧を発生する基準電圧源と、前記
第1および第2の増幅回路の出力を抵抗分圧加算
する手段と、抵抗分圧加算結果と前記基準電圧と
の差から前記第1および第2のA/Dコンバータ
に対するオフセツト誤差電圧を抽出する差動増幅
回路と、前記差動増幅回路の出力を前記第1の増
幅回路へフイードバツクするフイードバツク手段
とを具備するA/D変換回路が得られる。(Means for solving the problem) According to the present invention, the first
a second amplifier circuit that inputs the analog signal, inverts and outputs the analog signal, first and second A/D converters that receive outputs from the first and second amplifier circuits, respectively; clamping means for clamping an analog signal output from a first amplifier circuit to a predetermined value and setting conversion ranges of the first and second A/D converters to different voltage ranges of the analog signal; an arithmetic circuit that combines the output data of the A/D converter and the inverted output data of the second A/D converter to obtain A/D converted data with an expanded number of bits;
and a reference voltage source that generates a reference voltage for setting the full scale of a second A/D converter; a differential amplifier circuit that extracts an offset error voltage for the first and second A/D converters from the difference with the reference voltage; and a feedback means that feeds back the output of the differential amplifier circuit to the first amplifier circuit. An A/D conversion circuit is obtained.
(実施例)
次に本発明の実施例について図面を参照して説
明する。(Example) Next, an example of the present invention will be described with reference to the drawings.
第1図は本発明によるA/D変換回路の一実施
例を示すブロツク図である。入力端子11に供給
された映像信号は反転増幅回路12,非反転増幅
回路13を経て、A/Dコンバータ14,15に
送出され、A/D変換されて増幅回路16から出
力端子17に出力デジタルデータが送出される。
A/Dコンバータ14,15は基準電圧源18か
らA/D変換のフルスケールを設定する基準電圧
(−2V)が供給されている。反転増幅回路12、
非反転増幅回路13からの2つの信号は同じ値の
抵抗を介して混合され、混合出力は差動増幅回路
21の+側の入力に供給され、差動増幅回路21
の−側の入力には基準電圧源18からの基準電圧
が供給されていて、両者の入力の差分を増幅して
高域成分を減衰させた後直流レベル調整器19か
らの直流電圧と加算して非反転増幅回路13の−
側の入力に供給される。直流レベル調整器19を
オフセツト電圧として+4Vを供給し、粗調整器
として使用される。 FIG. 1 is a block diagram showing an embodiment of an A/D conversion circuit according to the present invention. The video signal supplied to the input terminal 11 passes through an inverting amplifier circuit 12 and a non-inverting amplifier circuit 13, and is sent to A/D converters 14 and 15, where it is A/D converted and output from the amplifier circuit 16 to an output terminal 17 as a digital signal. Data is sent.
The A/D converters 14 and 15 are supplied with a reference voltage (-2V) from a reference voltage source 18 for setting the full scale of A/D conversion. Inverting amplifier circuit 12,
The two signals from the non-inverting amplifier circuit 13 are mixed through a resistor of the same value, and the mixed output is supplied to the + side input of the differential amplifier circuit 21.
A reference voltage from a reference voltage source 18 is supplied to the - side input of the , and after amplifying the difference between the two inputs and attenuating high-frequency components, it is added to the DC voltage from the DC level adjuster 19. - of the non-inverting amplifier circuit 13
supplied to the side input. The DC level regulator 19 is used as a coarse regulator by supplying +4V as an offset voltage.
A/Dコンバータ14,15の入力有効範囲が
0〜−2Vであるとすると、A/Dコンバータ1
5,14の入力信号a,bの波形は第2図a,b
に示す様な波形となる。この第2図に示すように
入力信号bは入力信号aを反転した関係てあると
ともに入力信号aより直流レベルを基準電圧源1
8の基準電圧の2倍(−4V)だけ異らされてい
る。一般には第2図aに示す映像信号のペデスタ
ルはクランプされて一定電圧にされて使用され
る。演算回路16は、A/Dコンバータ15から
の信号を反転して、A/Dコンバータ14からの
信号と加算して出力端子17へ出力する。なお、
A/Dコンバータ14,15において、入力信号
b,aが0〜−2Vの範囲を越えると出力データ
は00…0,11…1にリミツトされる。 Assuming that the effective input range of A/D converters 14 and 15 is 0 to -2V, A/D converter 1
The waveforms of input signals a and b of 5 and 14 are shown in Figure 2 a and b.
The waveform will be as shown in . As shown in FIG. 2, the input signal b is the inverted version of the input signal a, and the DC level is higher than that of the input signal a from the reference voltage source 1.
The difference is twice (-4V) from the reference voltage of 8. Generally, the video signal pedestal shown in FIG. 2a is clamped to a constant voltage and used. Arithmetic circuit 16 inverts the signal from A/D converter 15 , adds it to the signal from A/D converter 14 , and outputs the result to output terminal 17 . In addition,
In the A/D converters 14 and 15, when the input signals b and a exceed the range of 0 to -2V, the output data is limited to 00...0, 11...1.
また、A/Dコンバータ14,15、演算回路
16にはクロツクパルス入力端子20からのクロ
ツクが供給される。また、差動増幅回路21の出
力信号は、映像信号よりもゆつくりした直流的な
変動を補償するために使用するので差動増幅回路
21の出力では高域を減衰させた信号としてい
る。 Further, the A/D converters 14, 15 and the arithmetic circuit 16 are supplied with a clock from a clock pulse input terminal 20. Furthermore, since the output signal of the differential amplifier circuit 21 is used to compensate for direct current fluctuations that are slower than the video signal, the output signal of the differential amplifier circuit 21 is a signal with the high frequency attenuated.
映像信号の様な高帯域の信号を扱う増幅回路は
直流ドリフトを伴ないやすいが、本実施例では、
低周波用の差動増幅回路21で直流分を補償して
いる。低周波用の差動増幅回路21では直流ドリ
フトの少ないものが容易に得られる。 Amplification circuits that handle high-band signals such as video signals tend to be accompanied by DC drift, but in this example,
A low frequency differential amplifier circuit 21 compensates for the DC component. In the differential amplifier circuit 21 for low frequencies, one with less DC drift can be easily obtained.
2のA/Dコンバータ14,15には、極性お
よび直流成分の異なる映像信号b,aを2つの増
幅回路13,12から供給して使用する。A/D
コンバータ14,15相互間の直流レベル差は、
A/Dコンバータ14の有効範囲とA/Dコンバ
ータ15の有効範囲を正確につなぎ合わせるため
にバイアスされる。それぞれのA/Dコンバータ
14,15の入力信号を加算すると映像信号a,
bの極性が反転しているので直流成分だけにな
る。この直流成分と基準電圧源18からの基準電
圧との差分を増幅して増幅回路13にフイードバ
ツクしてA/Dコンバータ14の入力信号の直流
レベルを安定化するものである。2つのA/Dコ
ンバータ14,15からのデジタルデータは演算
回路16で合成されて各A/Dコンバータ14,
15の量子化ビツト数よりも1ビツト多いデジタ
ルデータが出力される。 The two A/D converters 14 and 15 use video signals b and a having different polarities and DC components, which are supplied from the two amplifier circuits 13 and 12. A/D
The DC level difference between converters 14 and 15 is
It is biased in order to accurately connect the effective range of A/D converter 14 and the effective range of A/D converter 15. When the input signals of the A/D converters 14 and 15 are added, the video signals a,
Since the polarity of b is reversed, there is only a DC component. The difference between this DC component and the reference voltage from the reference voltage source 18 is amplified and fed back to the amplifier circuit 13 to stabilize the DC level of the input signal to the A/D converter 14. The digital data from the two A/D converters 14 and 15 are combined in the arithmetic circuit 16 and sent to each A/D converter 14, 15.
Digital data with one bit more than the number of quantized bits of 15 is output.
(発明の効果)
本発明のA/D変換回路は、以上説明したよう
に2つのA/D変換回路に入力する映像信号の直
流レベルを基準電圧が入力される差動増幅回路を
介してフイードバツクすることにより、出力する
デジタル信号の直線性を向上できる効果がある。(Effects of the Invention) As explained above, the A/D conversion circuit of the present invention feeds back the DC level of the video signal input to the two A/D conversion circuits via the differential amplifier circuit to which the reference voltage is input. This has the effect of improving the linearity of the output digital signal.
第1図は本発明の一実施例のブロツク図、第2
図a,bはそれぞれ第1図に示す信号a,bの波
形図、第3図は従来のA/D変換回路のブロツク
図、第4図a,bはそれぞれ第3図に示す信号
a′,b′の波形図である。
1,11……入力端子、2,3,12……反転
増幅回路、13……非反転増幅回路、4,5,1
4,15……A/Dコンバータ、6,16……演
算回路、7,17……出力端子、8,18……基
準電圧源、9,19……直流レベル調整器、1
0,20……クロツクパルス入力端子。
FIG. 1 is a block diagram of one embodiment of the present invention, and FIG.
Figures a and b are waveform diagrams of the signals a and b shown in Figure 1, respectively. Figure 3 is a block diagram of a conventional A/D conversion circuit. Figures 4 a and b are the signals shown in Figure 3, respectively.
It is a waveform diagram of a′ and b′. 1, 11... Input terminal, 2, 3, 12... Inverting amplifier circuit, 13... Non-inverting amplifier circuit, 4, 5, 1
4, 15... A/D converter, 6, 16... Arithmetic circuit, 7, 17... Output terminal, 8, 18... Reference voltage source, 9, 19... DC level regulator, 1
0, 20...Clock pulse input terminal.
Claims (1)
前記アナログ信号を入力して反転して出力する第
2の増幅回路と、前記第1および第2の増幅回路
それぞれの出力を受ける第1および第2のA/D
コンバータと、前記第1の増幅回路から出力され
るアナログ信号を所定の値にクランプし前記第1
及び第2のA/Dコンバータの変換範囲を前記ア
ナログ信号の互いに異なる電圧範囲とするクラン
プ手段と、前記第1のA/Dコンバータの出力デ
ータと前記第2のA/Dコンバータの反転出力デ
ータとを組合せビツト数が拡大されたA/D変換
データを得る演算回路と、前記第1および第2の
A/Dコンバータのフルスケールを設定する基準
電圧を発生する基準電圧源と、前記第1および第
2の増幅回路の出力を抵抗分圧加算する手段と、
抵抗分圧加算結果と前記基準電圧との差から前記
第1および第2のA/Dコンバータに対するオフ
セツト誤差電圧を抽出する差動増幅回路と、前記
差動増幅回路の出力を前記第1の増幅回路へフイ
ードバツクするフイードバツク手段とを具備する
A/D変換回路。1 a first amplifier circuit that inputs an analog signal;
a second amplifier circuit that inputs, inverts and outputs the analog signal; and first and second A/Ds that receive outputs from the first and second amplifier circuits, respectively.
a converter, and clamps the analog signal outputted from the first amplifier circuit to a predetermined value.
and clamping means for setting a conversion range of a second A/D converter to a mutually different voltage range of the analog signal, output data of the first A/D converter and inverted output data of the second A/D converter. an arithmetic circuit that obtains A/D converted data with an expanded number of bits; a reference voltage source that generates a reference voltage for setting the full scale of the first and second A/D converters; and means for adding the outputs of the second amplifier circuit by resistor voltage division;
a differential amplifier circuit that extracts an offset error voltage for the first and second A/D converters from the difference between the resistor voltage division addition result and the reference voltage; An A/D conversion circuit comprising a feedback means for providing feedback to the circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24531984A JPS61123313A (en) | 1984-11-20 | 1984-11-20 | Analog-digital converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24531984A JPS61123313A (en) | 1984-11-20 | 1984-11-20 | Analog-digital converting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61123313A JPS61123313A (en) | 1986-06-11 |
| JPH0511446B2 true JPH0511446B2 (en) | 1993-02-15 |
Family
ID=17131889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24531984A Granted JPS61123313A (en) | 1984-11-20 | 1984-11-20 | Analog-digital converting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123313A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2511896B2 (en) * | 1986-08-27 | 1996-07-03 | 松下電器産業株式会社 | A / D converter |
| JPH0346242U (en) * | 1989-09-11 | 1991-04-30 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54100763A (en) * | 1978-01-25 | 1979-08-08 | Mitsubishi Electric Corp | Digital meter |
-
1984
- 1984-11-20 JP JP24531984A patent/JPS61123313A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61123313A (en) | 1986-06-11 |
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