JPH0524596B2 - - Google Patents

Description

【発明の詳細な説明】

Ａ 産業上の利用分野 この発明は、一般に半導体メモリ・チツプに関
し、より具体的にはメモリ内に保持されているデ
ータ・ブロツク中のデータにランダムにアクセス
し、そのデータ・ブロツクを、所定の循環プロト
コルに基づき、データ・ギヤツプを生じずに、デ
ータ・ブロツクよりも小さな狭いＮビツトのチツ
プ出力インターフエースを介して、オフチツプ転
送するためのオンチツプ構造に関する。 Ｂ 従来技術 大型計算機で使用されるようなハイエンド・メ
モリ・システムの応用分野では、メモリ・システ
ムの１つは主記憶メモリである。主記憶メモリ
は、通常超大型半導体メモリ・システムであり、
キヤツシユ・メモリにデータまたは命令あるいは
その両方を供給するのに使われる。キヤツシユ・
メモリは、小型で高速の一時サブメモリであり、
主記憶メモリから呼び出された、これから処理を
受けるワードを記憶するのに使われる。主記憶メ
モリからあるワードが呼び出されるとき、通常は
主記憶メモリ内でそのワードの近傍にある他のワ
ードも呼び出されることが判明している。すなわ
ち、主記憶メモリは、ワード・ブロツクの形に編
成され、あるワード・ブロツク内の１つのワード
がランダムにアクセスされるとき、そのワード・
ブロツク全体が転送されるように設計されてい
る。したがつて、主記憶メモリに対して呼出しを
行なうことは、１ブロツクを構成するワードを主
記憶装置からキヤツシユ・メモリに転送すること
である。ブロツク転送速度と各転送のサイズは、
そのメモリの特定の適用例ごとに異なるが、下記
の点が一般的であると思われる。複数のワードか
ら成る各ワード・ブロツクの転送はランダムであ
り、初期目的アドレスに要求されたワードのメモ
リ座標が含まれている。そのブロツク内のどこか
で一度転送が開始すると、循環プロトコルを使つ
てブロツク全体が所定の順序で最後まで転送され
る。 従来技術のメモリ・システムの代表的設計を第
３図に示す。第３図で、ユーザ２１０はインター
フエース２１２を介して主記憶メモリ２１１に結
合される。インターフエース２１２は、タイミン
グ信号、制御信号、およびデータ緩衝論理を主記
憶メモリ２１１に供給する。主記憶メモリ２１１
は、複数個のメモリ・チツプ２１４から成り、各
メモリ・チツプ２１４はそれぞれ並列にインター
フエース２１２に接続される。通常、各メモリ・
チツプ２１４は、それぞれ並列な１ビツトのデー
タをキヤツシユ・メモリに供給する。メモリ・チ
ツプ２１４の数は、ECC（誤り訂正）ワード中の
ビツト数に等しくなるように選ばれ、多くの大型
計算機では７２である。すなわち、ECCワード
の各ビツトは、別々のメモリ・チツプ２１４に記
憶され、そこからアドレスされる。この設計によ
り、あるメモリ・チツプが複数ビツトから成る
ECCワードに１ビツトだけ提供するようになり、
１つのチツプが故障してもメモリの誤り訂正能力
が働かなくなることが防止される。 第２図において、１組のメモリ・チツプ２１４
（この例では72個）が並列にビツトを転送して、
レジスタ２１８中に72ビツトのECCワードを形
成する。この転送は、各メモリ・チツプ２１４ご
とに、そのメモリ・チツプから関連する外部レジ
スタ２２６にビツトを読み込み、次にカウンタ２
３０からのカウンタに応じて、それらのビツトを
関連するゲート２２８を介してワード・レジスタ
２１８に逐次ゲート入力することによつて実施さ
れる。カウンタ２３０は、所定の循環する順序で
カウントする。各メモリ・チツプ２１４ごとに外
部レジスタ２２６、ゲート２２８、カウンタ２３
０があるが、第２図には簡潔にするためメモリ・
チツプ番号１に対するレジスタ２２６、ゲート２
２８、カウンタ２３０だけしか示してないことに
留意されたい。 各メモリ・チツプは、それぞれＭ個の個別デー
タ・ビツトを含むデータ・ビツト・ブロツクを複
数個保持するように編成されている。ただし、Ｍ
は１実施例ではワード・ブロツク中のワード数と
等しくすることができる。本発明を限定するので
はなく例として示すと、これらの各データ・ビツ
ト・ブロツクは、８個のデータ・ビツトを含み、
ワード・ブロツクが８ワードから成ることを表わ
す。 メモリ・チツプ中のデータは、通常チツプ内の
行アドレスと列アドレスから成る目的アドレスを
用いてアクセスされる。行アドレスは一般に
RASアドレスと呼ばれ、ある行に記憶されてい
る一連のデータ・ブロツクにアクセスし、そのデ
ータ・ブロツクをそのチツプ用のセンス増幅器ラ
ツチ中に保持するのに使われる。列アドレスは、
まずレジスタ２２１を介してその行のあるデー
タ・ブロツク内の１ビツトにアクセスし、続いて
循環プロトコルの順序でそのデータ・ブロツク内
の残りのビツトにアクセスするのに使われる。こ
の例では、アドレスされた目的ビツトを含む８ビ
ツトのブロツク１個を、チツプ出力インターフエ
ースを介してそのチツプ用の外部レジスタ２２６
に転送するものとする。その場合、この外部レジ
スタ２２６がこの８ビツトのデータ・ブロツクを
逐次的にワード・レジスタ２１８の１つの段に供
給する。 ビツト・データ・ブロツクの転送が始まると、
その中にギヤツプのないことが重要である。この
要件は、メモリが最小数のチツプ、すなわち１行
分のチツプを含む必要があることによるものであ
る。この１行のチツプは、ECC用にチツプ１個
当り１ビツトを保存する。このようなギヤツプの
ない転送を確保するには、一般に、そのメモリ・
チツプがビツト・データ・ブロツク中のビツト
数、すなわちこの例では８ビツトに等しいビツ
ト・インターフエースを備えることが必要であ
る。しかし、このような８ビツト・インターフエ
ースは、それよりビツト数の少ないインターフエ
ースよりもずつと多くの電力を必要とし、それに
付随して、チツプ冷却、スイツチング・ノイズの
増加、および論理サポート要件の著しい増加とい
う問題を持ち、その結果信頼性が低下する。 別法では、一連の転送、たとえば、４ビツト２
個の転送を利用して、８ビツト・データ・ブロツ
クを４ビツト・チツプ出力インターフエースを介
して前述の外部レジスタ２２６に転送することが
できる。このような転送は、標準の８ビツト内部
保持レジスタ（２重４ビツト・バツフア）を介し
て行なわれる。この内部保持レジスタは、アドレ
スされた行のセンス増幅器ラツチからのアドレス
されたビツト・データ・ブロツクを、４ビツト・
チツプ出力インターフエースを介して出力するま
で保持する。この８ビツト保持レジスタは、一般
にオーバーラツプしない４ビツトから成るビツ
ト・セツトを所定の順序で４ビツト出力インター
フエースに逐次提供するように設計されている。
たとえば、あるタイミング・パルスのとき保持レ
ジスタの段１ないし４が、続いて次のタイミン
グ・パルスで段５ないし８が供給する。チツプ出
力インターフエースを介する転送は、一般に他の
レジスタからの転送よりもずつと遅いが、最初の
４ビツトが外部レジスタ２２６から読み出される
間に、残りの４ビツトが４ビツト・チツプ出力イ
ンターフエースを介して外部レジスタ２２６に転
送できるので、このビツト転送手順は現実的な転
送方法になり得ることがわかる。この転送処理
は、目的アドレス・ビツトが４ビツトから成る複
数シーケンスの最初のビツト、すなわち１，５な
どであるとき、うまく働く。その理由は、４ビツ
ト・チツプ出力インターフエースからの読取り速
度期間ｔチツプが、外部レジスタ２２６の単一段
に対する読取り速度期間t_EXTよりもかなり長いも
のの、通常4t_EXTよりは小さいためである。した
がつて、外部レジスタ２６とワード・レジスタ１
８から最初の４ビツトを読取り中に、メモリの４
ビツト出力インターフエースから次の４ビツトを
外部レジスタ２２６に転送することができる。し
たがつて、メモリ・チツプから別々に２回の転送
が必要であるにもかかわらず、同じ読取り速度期
間 t_EXTにビツト５を逐次転送する準備ができてい
る。 Ｃ 発明が解決しようとする問題点 しかし、上記のギヤツプなしビツト転送動作が
有効なのは、初期ビツト・アドレスがビツト１ま
たはビツト５であり、したがつて次の４ビツト・
インターフエースからのビツト転送が必要となる
前に、外部レジスタ２２６から他の３ビツトが読
み取れる場合だけである。 前記のように、アクセスされる最初のワードが
ランダム・アクセス可能であり、後続のビツトが
希望する循環プロトコルで転送されることが必要
である。ビツト２，３，４またはビツト６，７，
８がアドレスされる場合、次の４ビツト・チツ
プ・インターフエースの転送が完了するまで、タ
イム・ギヤツプが存続することがわかる。たとえ
ば、ビツト８がアドレスされる目的ビツトである
と仮定する。この場合、ビツト５ないし８が外部
レジスタ２２６に転送される。ゲート２２８は、
カウンタ２３０からの信号に応じてビツト８をワ
ード・レジスタ２２６にゲート入力する。しか
し、１レジスタ段の読取り速度期間t_EXTは４ビツ
ト・チツプ・インターフエースの読取り速度期間
ｔチツプよりもかなり小さいので、チツプ出力か
らまだビツト１，２，３は得られない。その代
り、極めて望ましくないギヤツプ時間ｔギヤツプ
が発生する。このｔギヤツプは、が外部レジスタ
の読取り速度期間の数倍になることがある。 上記のギヤツプなし転送の問題を解決するため
の１つの技法は、本出願人による他の米国特許出
願に開示されている。この開示では、４ビツト・
インターフエース・メモリ・チツプ２個にビツ
ト・データ・ブロツク１個が記憶される。次にこ
のメモリ・チツプ２個が並列に、関連する外部レ
ジスタ２２６に接続される。しかし、こういつた
２重チツプ方式メモリ構成は、記憶容量の点から
は有利でない。 したがつて、本発明の目的は、ビツト・デー
タ・ブロツク１個当り１個のメモリ・チツプを用
いて、このギヤツプなし転送の問題を是正するこ
とにある。それに付随して、この設計は大きな入
出力インターフエースをもつメモリ・チツプが不
要であり、したがつてドライバの数、論理サポー
ト、所与のメモリ・カードに対する所要電力およ
び冷却要件が低減される。 Ｄ 問題点を解決するための手段 簡単にいうと、本発明は下記の要素から成るラ
ンダム・アクセス・メモリ・チツプを開示する。 それぞれＭ個の個別データ・ビツトをＮ個のビ
ツトから成る連続するグループとして含むデー
タ・ビツト・ブロツクを複数個含むように編成さ
れたチツプ・メモリ。ただし、ＭはＮよりも大き
く、各データ・ビツトはあるブロツク内で一義的
なアドレスを持ち、このメモリはアクセスすべき
所与のデータ・ブロツク内のＭ個のビツトを指定
された目的ビツト・アドレスから始めて所与の順
序で呼び出す、所定の循環プロトコルを有する。 所与のデータ・ブロツク内のデータ・ビツトを
指定された目的アドレスを用いてランダムにアド
レスするための手段。 メモリからのＮビツト・チツプ出力インターフ
エース。 所与のデータ・ブロツクを保持するためのチツ
プ・レジスタ。このレジスタは、所与のデータ・
ブロツクのＭ個のデータ・ビツトを保持するため
の、少なくともＭ個のレジスタ段を有し、Ｍ個の
レジスタ段はＮ段から成る少なくとも第１および
第２の連続するレジスタ段グループにまとめら
れ、各段グループはそれぞれＮ個のレジスタ段か
ら成る第１の段グループを、続いて順に第２の段
グループおよびその後の段グループをＮビツト出
力インターフエースにゲート入力するためのレジ
スタ・ゲート入力手段をレジスタを備え、あるデ
ータ・ブロツクの一端にあるビツトがそのデー
タ・ブロツクの他端にあるビツトと連続してい
る。 目的アドレスにあるビツトを、メモリ循環プロ
トコル中で次の連続するアドレスをもつＮ−１個
のビツトと一緒に第１のビツト・セツトとして、
希望する任意の順序でそのデータ・ブロツク内か
らＮ個のレジスタ段から成る第１の段グループに
供給し、循環プロトコル中の次の連続するアドレ
スをもつＮ個のビツトから成る後続の各ビツト・
セツトを第２およびそれぞれ以降のレジスタ段グ
ループに供給するための、チツプ操向制御手段。 Ｅ 実施例 本発明の１つの実施例では、チツプ操向制御手
段は、各レジスタ段ごとにそれと連動してメモリ
内の所与のデータ・ブロツク中の異なる各ビツ
ト・グループから異なるビツトを供給する手段、
および循環プロトコルを実施するため目的アドレ
スに応じてビツト供給手段からただ１個のデー
タ・ビツトをその関連するレジスタ段にゲート入
力する手段を含む。 本発明の別の実施例では、ビツト・グループ中
の各ビツトがビツト位置ｎを取る。ただし、ｎ＝
１，２，…Ｎであり、各レジスタ段はそれぞれ異
なる所定のビツト位置ｎと関連している。この場
合、チツプ操向制御手段は、各レジスタ段ごと
に、それと連動して、所定のビツト位置ｎから、
所定のデータ・ブロツク中の各ビツト・グループ
内のあるビツトを供給する手段、および循環プロ
トコルを実施するため、目的アドレスに応じてビ
ツト供給手段からのただ１つのデータ・ビツトを
その関連するレジスタ段にゲート入力する手段を
含む。 もう１つの実施例では、チツプ操向制御手段
は、目的アドレス・ビツトを循環プロトコル中の
次の連続するアドレスをもつＮ−１個のビツトと
一緒にＮ個のレジスタ段から成る最初の段グルー
プに供給し、かつ循環プロトコル中の次の連続す
るアドレスをもつＮビツトから成る後続の各ビツ
ト・セツトを第２およびそれ以降のレジスタ段グ
ループに供給するように、所与の目的アドレスに
応じて制御信号を生成することにより、各ゲート
入力手段をプログラミングする手段を含む。１つ
の実施例では、このプログラミング手段は、目的
アドレスに応じて真理値表通りに信号を生成する
手段、およびＭ個のレジスタ段に対するゲート入
力手段を制御するための真数制御信号と補数制御
信号を生成する手段を含む。 もう１つの実施態様では、本発明は、ランダ
ム・アクセス・メモリ・チツプ内に保持されるデ
ータ・ブロツクをＮビツト出力インターフエース
に転送する方法を開示する。このメモリは、それ
ぞれＭ個の個別データ・ビツトを連続するＮ個の
ビツトのグループとして含むデータ・ブロツクを
複数個保持するように編成される。ただし、Ｍは
Ｎよりも大きく、各データ・ビツトは、そのブロ
ツク内で一義的なアドレスを持ち、このメモリは
アクセスすべき所与のデータ・ブロツク内にＭビ
ツトを目的ビツト・アドレスから始めて所定の順
序で呼び出す、所定の循環プロトコルを有する。
この方法は、下記の内部チツプ動作を含む。 メモリ・チツプ内に保持された所与のデータ・
ブロツク内のデータ・ビツトを、目的アドレスを
用いてランダムにアドレスすること。 データ・ブロツクをメモリ・チツプ内で初期デ
ータ・ビツトの順序で保持すること。 目的アドレスをもつビツトがメモリ循環プロト
コルで次の連続するアドレスを有するＮ−１個の
ビツトと一緒にデータ・ビツト順の最初のＮ個の
位置に任意の順に保持されるように、メモリ・チ
ツプ内のデータ・ビツトの順序を再配列し、循環
プロトコルで次の連続するアドレスをもつ連続す
るＮ個のビツトから成る各ビツト・セツトがそれ
ぞれデータ・ビツト順に第２およびそれ以降のＮ
個の位置のグループに保持されるように再配列す
ること。 第１のＮ個の位置を、続いて順に第２のＮ個の
位置およびそれ以降のＮ個の位置をチツプ・メモ
リ中の再配列されたデータ・ビツトの順序で逐次
Ｎビツト・チツプ出力インターフエースにゲート
入力すること。 この発明は、ビツト・データ・ブロツクの方が
チツプ出力インターフエースよりも大きいとき、
ギヤツプなしのビツト・データ・ブロツクの転送
を行なうための、オンチツプ回路に関するもので
ある。このギヤツプなし転送は、アクセス中のデ
ータ・ビツトを、チツプのメモリ・アレイから保
持レジスタの所定の位置に操向制御することによ
つて実施され、この操向制御は特定の目的アドレ
スに基づいて行なわれる。要するに、本発明は、
標準メモリ・チツプ用の制御回路の新しい設計に
関するものである。本発明は、複数のビツト出力
を備えた標準メモリ・セルの行と列から構成され
る標準メモリ・アレイ・チツプに利用できるよう
になつている。この型式の典型的なメモリ・チツ
プは、256K×４または2M×4DRAMである。 始めに、本発明は広範囲のメモリ・チツプおよ
びメモリ・アレイに広く適用できることに留意さ
れたい。本発明は、特定のサイズの出力インター
フエースや、特定のサイズのビツト・データ・ブ
ロツクや特定のサイズのワードだけに限られるも
のではない。しかし、本発明の実際例を提供する
ため、８ビツトから成るビツト・データ・ブロツ
クとして編成され、４ビツトの出力インターフエ
ースを用いるメモリ・チツプという状況のもとで
本発明を開示することにする。 第１図を参照すると、メモリ・セルの行と列か
ら構成される標準メモリ・アレイがブロツク１０
として示されている。特定の目的アドレス・ビツ
トにアクセスするため、メモリ・アレイ１０にア
ドレス線１２がアドレスを印加する。このアドレ
スは、メモリ・セルの１行全体あにアクセスし、
それらのメモリ・セルのデータは関連するセンス
増幅器に印加される。データ・ビツトは、次にこ
れらのセンス増幅器から、図でレジスタ１４で表
わされる関連するセンス増幅器ラツチ、すなわち
バツフア段に印加される。 この例では、メモリ・アレイ１０は８ビツトか
ら成るデータ・ブロツクを複数個含んでいる。ア
ドレス線１２上のアドレスは、ある特定のデー
タ・ビツト・ブロツクと関連するセンス増幅器を
選択し、それらのデータ・ビツトを、図でレジス
タ１４で表わされるセンス増幅器ラツチ、すなわ
ちバツフア段１ないし８に供給する。 一般に、チツプ・メモリ・アレイは、それぞれ
Ｍ個の個別データ・ビツトを連続するＮビツトの
グループとして含むデータ・ビツト・ブロツクを
複数個保持するように編成されている。ただし、
ＭはＮより大きく、各データ・ビツトは、デー
タ・ブロツク内で一義的なアドレスを持つ。この
例では、各データ・ブロツクはそれぞれ８ビツト
を含み、したがつてＭ＝８である。これらの８ビ
ツトは、図に示すようにセンス増幅器ラツチ・す
なわちバツフア段１ないし８に保持される。 このチツプは、さらに所与のデータ・ブロツク
のＭ個のデータ・ビツトを保持するための少なく
ともＭ個のレジスタ段１８を有する、所与のビツ
ト・データ・ブロツクを保持するためのチツプ・
レジスタ手段１６を含んでいる。このチツプ・レ
ジスタ手段１６は、Ｍ個の保持レジスタ段１８が
少なくとも第１および第２のＮ段から成る連続す
るレジスタ段グループにまとめられるように編成
されている。ただし、Ｎはそのチツプのための出
力インターフエース中のビツト数である。チツ
プ・レジスタ手段１６は、さらにＮ個のレジスタ
段から成る第１の段グループを、続いて順に第２
の段グループおよびそれ以降の段グループをＮビ
ツト出力インターフエースにゲート入力するため
のレジスタ・ゲート入力手段２０を含んでいる。
チツプ・レジスタ手段１６は、あるビツト・デー
タ・ブロツクの一端にあるビツトがそのビツト・
データ・ブロツクの他端にあるビツトと連続して
いるとみなされるように編成されている。 チツプ・レジスタ手段１６の第１ゲート入力手
段は、様々な構成で実現することができる。第１
図では、第１のゲート入力手段２０が、Ｎ段から
成るレジスタ段グループごとに１個ずつ、複数個
のレジスタ・ゲート２２と２４を含むように示さ
れている。これらのレジスタ段２２と２４は、関
連するレジスタ段グループ内のデータをＮビツト
出力インターフエースにゲート入力する。このＮ
ビツト出力インターフエースは、ORゲート２６
またはそれに続くゲートから簡単に構成すること
もできる。 レジスタ・ゲート２２と２４は、それぞれタイ
ミング信号に応じてＮ個の並列出力をパスする働
きをする。レジスタ・ゲート２２は、トグル・タ
イミング信号に応じてそのＮ個の並列出力をパス
し、レジスタ・ゲート２４は上記トグル・タイミ
ング信号と相補的に変化するタイミング信号（以
下、非トグル・タイミング信号と呼ぶ）に応じて
そのＮ個の並列信号をパスする。したがつて、Ｎ
個のビツト出力から成る並列なビツト・セツトの
どちらか一方がＮビツト出力インターフエース・
ゲート２６に印加される。 この例では、８ビツトから成るデータ・ブロツ
クを利用しているので、保持レジスタ１８内に８
個のレジスタ段１′ないし８′がある。同様に４ビ
ツト出力インターフエースを利用しているので、
Ｎ＝４である。したがつて、保持レジスタ１８
は、レジスタ段１′ないし４′からレジスタ・ゲー
ト２２に４個の並列ビツト出力から成る第１のビ
ツト・セツトを供給し、トグル・パルスが発生し
たときその第１のビツト・セツトがORゲート２
６に印加される。同様に、保持レジスタ１８はレ
ジスタ段５′ないし８′からレジスタ・ゲート２４
に４個の並列ビツト出力から成る第２のビツト・
セツトを供給し、非トグル・パルスが発生したと
きその第２のビツト・セツトがORゲート２６に
印加される。 センス増幅器ラツチ１４の段１ないし８に保持
されているＭ個、この例では８個のデータ・ビツ
トが、保持レジスタ１８の個々の段１′ないし
８′に直接供給できることがわかる。しかし、こ
のメモリ・アレイはランダムにアクセス可能であ
り、特定の循環プロトコルで後続ビツトを供給す
るので、レジスタ１８から４ビツト出力インター
フエース２６へのビツト転送は、大部分がその中
にギヤツプを含むことになる。ビツト番号４（ま
たはビツト８）が目的アドレス・ビツトである場
合、最初の４個のビツト１ないし４がレジスタ１
４中の段１ないし４および保持レジスタ段１′な
いし４′を介してレジスタ・ゲート２２に、また
さらにORゲート２６にパスされる。このビツト
１ないし４の４ビツト出力インターフエースを構
成するレジスタ・ゲート２２およびORゲート２
６を介しての転送には、読取り速度ｔチツプが必
要である。この４ビツトが外部レジスタ２２６に
印加される。外部レジスタ２２６（第２図）は、
次にカウンタ２３０に応答してゲート２２８を介
して、アドレスされたデータを読み取り始める。
しかし、ビツト４は目的ビツトであり、循環プロ
トコルはビツト５，６，７を必要としているの
で、このとき大きな時間ギヤツプが発生する。ト
グル信号の最後に、非トグル信号が発生して、ビ
ツト５ないし８をレジスタ・ゲート２４を介して
ORゲート２６に、またさらに外部レジスタ２６
中の他の４段の位置にゲート入力させる。しか
し、読取り速度期間t_EXTは読取り期間ｔチツプよ
りもかなり短いので、外部レジスタ２６がチツプ
出力インターフエース２６からの次の４ビツトの
並列データを持つている間に、かなりの時間ギヤ
ツプが発生する。この極めて望ましくない時間ギ
ヤツプは、外部読取り速度期間t_EXTの数倍にもな
ることがある。 上記のデータ・ビツト転送の問題を解決し、ど
のランダム・ビツトが目的アドレス・ビツトであ
るかにかかわらず、データ・ビツトのギヤツプな
し転送を実現するために、チツプ操向制御手段３
０が設けられる。チツプ操向制御手段３０は、目
的アドレスにあるビツトを第１のセツト中で希望
する任意の順序で、メモリ循環プロトコル中の次
の連続するアドレスをもつＮ−１個のビツトと一
緒に、データ・ブロツク内から保持レジスタ１８
中のＮ個のレジスタ段から成る第１の段グループ
に供給する働きをする。このチツプ操向制御手段
３０は、循環プロトコルで次の連続するアドレス
をもつ後続の各Ｎ個のビツトから成るビツト・セ
ツトを保持レジスタ１８中の第２およびそれ以後
のレジスタ段グループに供給する。この例では、
Ｎ＝４，Ｍ＝８であり、目的ビツトがビツト４で
あると仮定すると、このチツプ操向制御手段３０
は、保持レジスタ１８の４個のレジスタ段１′な
いし４′から成る第１のレジスタ段グループにビ
ツト５，６，７、および４を供給するように動作
する。同様に、チツプ操向制御手段３０は、保持
レジスタ１８中の４個のレジスタ段５′ないし
８′から成る第２のレジスタ段グループに、ビツ
ト１，２，３、および８を供給する。すなわち、
まずビツト５，６，７、および４が４ビツト出力
インターフエース２６を介して供給され、次にビ
ツト１，２，３、および８が供給される。これら
のビツトは外部レジスタ２２６中に保持され、そ
こから、カウンタ２３０によつて目的アドレス・
ビツト４から始まる適切な順序で読み取られる。
カウンタ２３０は、それに下位３つのアドレス・
ビツトA₂，A₁，A₀を印加することにより、ビツ
ト４でカウントを始めるように設定される。（こ
のカウンタは各データ転送後に増分され、その結
果がデコードされて、レジスタ２２６からゲート
出力される適切なビツトが選択される。） チツプ操向制御手段３０の基本論理回路は、保
持レジスタ１８内の各レジスタ段１′ないし８′ご
とに、それと連動してメモリ内の所与のデータ・
ブロツク中の異なるビツト・グループそれぞれか
ら異なる１ビツトを供給するビツト供給手段（す
なわち、ラツチ１４のラツチ段１〜８に接続さ
れ、各ビツト・グループから異なる１ビツトを取
出して、保持レジスタ１８の各段１′〜８′ごとに
所定のラツチ出力ビツト組合せを与える接続線よ
りなるビツト供給手段）と、目的アドレスに応じ
てビツト供給手段からその関連するレジスタ段に
ただ１個のビツトをゲート入力して、循環プロト
コルを実施する第２のゲート入力手段３２を含ん
でいる。良好な実施例では、ビツト・グループ中
の各ビツトはビツト位置ｎをもつ。ただし、ｎ＝
１，２，…Ｎであり、各保持レジスタ段１８は異
なる特定のビツト位置ｎと関連している。この構
成では、チツプ操向制御手段は、各レジスタ段ご
とに所定のデータ・ブロツク内の各ビツト・グル
ープのそれぞれから所定のビツト位置の１ビツト
を供給するビツト供給手段、および循環プロトコ
ルを実施するため目的アドレスに応じてビツト供
給手段から保持レジスタ１８中の関連するレジス
タ段にただ１個のデータ・ビツトをゲート入力す
る第２の手段３２を含んでいる。 第１図は、ビツト操向制御手段３０の１実施例
を示している。この実施例では、ビツト操向制御
手段３０は、保持レジスタ１８中の段１′に対す
る第２のゲート入力手段３２にビツト１とビツト
５（ｎ＝１ビツト位置）を供給する。この第２の
ゲート入力手段３２は、データ・ブロツク中の各
ビツト・グループごとにそこからデータを受け取
るための複数のANDゲートを含んでいる。この
例では８ビツトから成るデータ・ブロツクを使つ
ており、２つのビツト・グループないし４と５な
いし８がある。したがつて、保持レジスタ１８の
所与の段と関連する第２のゲート入力手段３２は
それぞれ２個のANDゲートを含んでいる。保持
レジスタ１８の段１′と関連するANDゲートは、
センス増幅器ラツチ１４の段１からデータ・ビツ
ト１を受け取るためのANDゲート４０を含み、
センス増幅器ラツチ１４の段５からデータ・ビツ
ト５を受け取るためANDゲート４２が設けられ
ている。これらのANDゲート４２と４０は、そ
れぞれ下記のプログラミング手段９０から制御信
号を受け取る。ANDゲート４０または４２の一
方からの出力がORゲート４４に印加され、保持
レジスタ１８中の関連するレジスタ段１′にビツ
ト・データを供給する。 同様に、保持レジスタ１８中のレジスタ段２′
は、それと連動する第２のゲート入力手段３２
（ｎ＝２）を有する。第２のゲート入力手段３２
は、センス増幅器ラツチ１４の段２からビツト番
号２を受け取るための１本の入力線を備えた
ANDゲート４６と、センス増幅器ラツチ１４の
段６からビツト番号６を受け取るANDゲート４
８とを含む。ANDゲート４６またはANDゲート
４８からの出力は、ORゲート５０に送られ、次
に保持レジスタ１８のレジスタ段２′に印加され
る。 この構造が、保持レジスタ１８の残りの各レジ
スタ段について繰り返される。したがつて、セン
ス増幅器ラツチ１４からのビツト３とセンス増幅
器ラツチ１４からのビツト７（ｎ＝３）は、当該
のANDゲート５２と５４に供給され、次にORゲ
ート５６を介して保持レジスタ１８のレジスタ段
３′に印加される。センス増幅器ラツチ１４から
のビツト４とビツト８（ｎ＝４）は、それぞれ
ANDゲート５８と６０に供給され、次にORゲー
ト６２を介して保持レジスタ１８のレジスタ段
４′に印加される。センス増幅器ラツチ１４から
のビツト５とビツト１（ｎ＝１）は、それぞれ
ANDゲート６４と６６に供給され、これらのゲ
ートの一方からの出力がORゲート６８を介して
保持レジスタ１８のレジスタ段５′に印加される。
ビツト６とビツト２（ｎ＝２）は、それぞれAND
ゲート７０と７２を介してORゲート７４に、さ
らに保持レジスタ１８のレジスタ段６′に印加さ
れる。センス増幅器ラツチ１４からのビツト７と
ビツト３（ｎ＝３）は、それぞれANDゲート７６
と７８を介し、ORゲート８０を経て保持レジス
タ１８のレジスタ段７′に印加される。最後に、
ビツト８とビツト４（ｎ＝４）は、それぞれAND
ゲート８２と８４を介し、ORゲート８６を経て
保持レジスタ１８のレジスタ段８′に印加される。
操向制御に使用されるデータ・ゲートは、複数ビ
ツト・チツプ構造内での部分記憶用に通常使用さ
れるデータ・ゲートを用いて実現することができ
る。 ビツト操向制御手段３０は、さらに目的アドレ
ス・ビツトがメモリ循環プロトコルで次の連続す
るアドレスをもつＮ−１個のビツトと一緒に保持
レジスタ１８のＮ個のレジスタ段から成る第１の
レジスタ段グループに供給され、かつ循環プロト
コルで次の連続するアドレスをもつ後続のＮ個の
ビツトから成る各ビツト・セツトが保持レジスタ
１８の第２およびその後のレジスタ段グループに
供給されるように、所与の目的アドレスに応答し
て制御信号を生成することにより、第２の各ゲー
ト入力手段３２をプログラミングする手段を含ん
でいる。上記の機能は、プログラミング手段９０
から出る制御信号をANDゲート４０，４２，４
６，４８，５２，５４，５８，６０，６４，６
６，７０，７２，７６，７８，８２，８４の各々
に第２の入力として印加することによつて実現さ
れる。これらの制御信号は、センス増幅器ラツチ
１４からのただ１つのデータ・ビツトが当該の
ORゲートを介して保持レジスタ１８の関連する
各レジスタ段に印加されるようにする。制御信号
を生成するのに利用できる技法は種々あり、また
保持レジスタ１８に印加されるセンス増幅器ラツ
チ内の様々なビツト番号をORする技法も種々あ
ることに留意されたい。第１図に示した実施例で
は、第２のゲート入力手段３２の各ANDゲート
ごとに１個ずつ、計2M個の制御信号が生成され
る。この実施例では、プログラミング手段９０
は、線９４に印加される目的アドレスに応じて真
理値表に基づき信号を発生させる手段９２によつ
て実現される。この場合、保持レジスタ１８のレ
ジスタ段に対する第２のゲート入力手段３２を制
御するために、信号発生手段９２からの信号に応
じて真数制御信号と補数制御信号を発生する手段
９６が設けられる。１実施例では、この制御信号
発生手段９６は、Ｎ個のデータ・ゲートから成る
ゲート・セツト９８とそれに関連する反転ゲート
１００から成るゲート・セツトを含む。各デー
タ・ゲートからの出力は、所与のビツト・デー
タ・ブロツクの各ビツト・グループ内の所定のビ
ツト位置と関連する、第２の各ゲート入力手段３
２内の１対のANDゲートを制御するために印加
される。たとえば、ビツト位置ｎ＝４の場合、デ
ータ・ゲート９８Ａは、保持レジスタ１８の段
４′および８′と関連する第２のゲート入力手段３
２のANDゲート対の一方を制御するために真数
出力を印加する。その上、データ・ゲート９８Ａ
からの真数出力が反転ゲート１００Ａに印加され
て、補数出力が生成される。反転ゲート１００Ａ
からの補数出力は、保持レジスタ１８の段４′お
よび８′と関連する第２のゲート入力手段３２の
もう一方のANDゲートを制御するために印加さ
れる。第１図の例では、データ・ゲート９８Ａか
らの真数出力が、センス増幅器ラツチ１４からの
ビツト８出力と一緒に、ANDゲート６０に印加
される。同様に、データ・ゲート９８Ａからの真
数出力が、センス増幅器ラツチ１４からのビツト
４出力と一緒にANDゲート８４にも印加される。
反転ゲート１００Ａからの補数出力が、センス増
幅器ラツチ１４からのビツト４出力と一緒に
ANDゲート５８に印加される。この反転ゲート
１００Ａからの補数出力は、センス増幅器ラツチ
１４からのビツト８出力と一緒にANDゲート８
２にも印加される。したがつて、データ・ゲート
９８Ａからの真数出力が高レベルであり、反転ゲ
ート１００Ａからの補数出力が低レベルのとき、
センス増幅器ラツチ１４からのビツト８出力は、
ANDゲート６０とORゲート６２を経て、保持レ
ジスタ１８の段４′に印加されることがわかる。
同様に、センス増幅器ラツチ１４からのビツト４
出力は、ANDゲート８４とORゲート８６を経て
保持レジスタ１８の段８′に印加される。真数出
力が低レベルであり、補数出力が高レベルの場
合、センス増幅器ラツチ１４からのビツト４出力
は、ANDゲート５８とORゲート６２を経て保持
レジスタ１８の段４′に印加される。同様に、セ
ンス増幅器ラツチ１４からのビツト８出力は、
ANDゲート８２とORゲート８６を経て保持レジ
スタ１８の段８′に印加される。 データ・ゲート９８Ｂ，９８Ｃ，９８Ｄおよび
それらと関連する反転ゲート１００Ｂ，１００
Ｃ，１００Ｄも、データ・ブロツク内のビツト・
グループ中のもう一方の所定のビツト位置用の
ANDゲートを制御するため、同様のやり方で接
続されている。したがつて、データ・ゲート９８
Ｂからの真数出力は、センス増幅器ラツチ１４か
らのビツト７出力と一緒にANDゲート５４に印
加される。同様に、データ・ゲート９８Ｂからの
真数出力は、センス増幅器ラツチ１４からのビツ
ト３出力と一緒にANDゲート７８に印加される。
関連する反転ゲート１００Ｂは、その補数出力
を、センス増幅器ラツチ１４からのビツト３出力
と一緒にANDゲート５２に印加し、またセンス
増幅器ラツチ１４からのビツト７出力と一緒に
ANDゲート７６に印加する。データ・ゲート９
８Ｂからの真数出力が高レベルの場合、センス増
幅器ラツチ１４からのビツト７出力は、ANDゲ
ート５４およびORゲート５６を経て、保持レジ
スタ１８の段３′に印加される。同様に、デー
タ・ゲート９８Ｂからの真数信号が高レベル信号
の場合、センス増幅器ラツチ１４からのビツト３
出力は、ANDゲート７８およびORゲート８０を
経て保持レジスタ１８の段７′に印加される。 データ・ゲート９８Ｃも同様に、その真数出力
がセンス増幅器ラツチ１４からのビツト６出力と
一緒にANDゲート４８に印加されるように接続
される。データ・ゲート９８Ｃからの真数出力
は、センス増幅器ラツチ１４からのビツト２出力
と一緒にANDゲート７２にも印加される。デー
タ・ゲート９８Ｃと関連する反転ゲート１００Ｃ
は、その補数出力をセンス増幅器ラツチ１４から
のビツト２出力と一緒にANDゲート４０に印加
する。反転ゲート１００Ｃは、その補数出力をセ
ンス増幅器ラツチ１４からのビツト６出力と一緒
にANDゲート７０にも印加する。 最後に、データ・ゲート９８Ｄからの真数出力
はセンス増幅器ラツチ１４からのデータ・ビツト
番号５と一緒にANDゲート４２に印加される。
データ・ゲート９８Ｄからの真数出力は、センス
増幅器ラツチ１４からのビツト１出力と一緒に
ANDゲート６６にも印加される。それと関連す
る反転ゲート１００Ｄは、その補数出力をセンス
増幅器ラツチ１４からのビツト１出力と一緒に
ANDゲート４０に印加し、またセンス増幅器ラ
ツチ１４からのビツト５出力と一緒にANDゲー
ト６４に印加する。 前述のように、データ９８Ａないし９８Ｄに入
力される４つの入力信号は、目的ビツト・アドレ
スに応じて真理値表コーダ９２で、生成される。
この真理値表コーダ９２は、所期の真理値表に基
づいて様々な回路構成で実現できる。第１図に示
した実施例では、第１表に示したタイプの真理値
表を利用してビツト操向制御を実現することがで
き

【表】 る。この第１表の真理値表は、目的ビツト用の
欄、その目的ビツトの２進アドレスの下位３桁の
数字、およびデータ・ゲートＡないしＤにそれぞ
れ１欄ずつ計４つの追加欄を含む。 第１表の真理値表の目的は、目的データ・ビツ
トおよびメモリ循環プロトコルで次の連続するア
ドレスをもつＮ−１個のビツトが、保持レジスタ
１８の最初のＮ個のレジスタ段内で発生するよう
に、データ・ビツトを操向制御することである。
たとえば、目的ビツトがセンス増幅器ラツチ１４
中のビツト番号４である場合、ビツト４，５，
６、および７（目的ビツトおよび目的ビツトの次
の最初のＮ−１個のビツト）が、保持レジスタ１
８の最初の４個のレジスタ段１′ないし４′に操向
制御されることが望ましい。 ここで第１表の真理値表を参照すると、目的ビ
ツト番号４に対して、真理値表は、データ・ゲー
ト９８Ａに０、データ・ゲート９８Ｂに１、デー
タ・ゲート９８Ｃに１、データ・ゲート９８Ｄに
１を与える。これら４個の真理値表出力により、
ビツト５がANDゲート４０とORゲート４４を経
て保持レジスタ１８段１′に印加される。同様に、
ビツト６がANDゲート４６とORゲート５０を経
て保持レジスタ１８の段２′に印加される。ビツ
ト７は、ANDゲート５２とORゲート５６を経て
保持レジスタ１８の段３′に印加される。最後に、
ビツト４はANDゲート５８とORゲート６２を経
て保持レジスタ１８の段４′に印加される。同様
に、ビツト１がANDゲート６６とORゲート６８
を経て段３′に印加され、ビツト２はANDゲート
７２とORゲート７４を経て段６′に印加され、
ビツト３はANDゲート７８とORゲート８０を経
て段７′に印加され、最後にビツト８はANDゲー
ト８２とORゲート８６を経て保持レジスタ１８
の段８′に印加される。 段１′ないし４′に保持されている４ビツトは、
トグル信号によりゲート２２とORゲート２６を
介してゲート入力される。これらのゲートは、チ
ツプに対するＮビツト出力インターフエースであ
ると考えることができる。上記操作の結果、ビツ
ト５，６，７、および４が第２図の外部レジスタ
２２６に保持される。これらの４ビツトは、カウ
ンタ２３０に基づき、ゲート２２８を介してワー
ド・レジスタ２１８の適当なレジスタ段にゲート
出力することができる。カウンタ２３０およびそ
の他のサポート論理は、各ビツトを４，５，６，
７という正しい順序でワード・レジスタ２１８の
当該のレジスタ段に供給する働きをする。これら
の４ビツト区域が外部レジスタ２２６からワー
ド・レジスタ２１８の１つのレジスタ段に順次読
み取られる間、保持レジスタ１８の段５′ないし
８′に保持されているビツト１，２，３、および
８は、非トグル・タイミング信号に基づいてゲー
ト２４とORゲート２６を出力インターフエース
を介して、外部レジスタ２２６の他の４個のレジ
スタ段に転送することができる。 別の例として、目的ビツトがビツト７である場
合、真理値表コーダ９２は、データ・ゲート９８
Ａに出力１、９８Ｂに出力１、９８Ｃに出力０、
９８Ｄに出力０を供給する。これらの真理値表信
号入力に応じて発生される制御信号により、保持
レジスタ１８のレジスタ段１′ないし４′は、それ
ぞれビツト１，２，７、および８を供給する。こ
れらのビツトは、トグル・タイミング信号が発生
したとき、再びゲート２２とORゲート２６を介
して外部レジスタ２２６にゲート入力される。こ
れらのビツトは、次にゲート２２８によりカウン
タ３０に基づき７，８，１，２の正しい順序でゲ
ート入力される。カウンタ３０は、目的ビツト７
に対する目的アドレス１１０から開始する。同様
に、保持レジスタ１８のレジスタ段５′ないし
８′は、これらの真理値表出力に応じて、それぞ
れビツト５，６，３，４を保持する。これらのビ
ツトは、非トグル信号に基づき、ゲート２４およ
びORゲート２６を介して外部レジスタ２２６の
他の４段にゲート入力される。この第２の４ビツ
トのグループがゲート入力されるのは、やはり第
１の４ビツトのグループがワード・レジスタ２１
８の当該の段にゲート入力される間に起こる。こ
の最初の４つのビツト１，２，７，８が正しい順
序でワード・レジスタ２１８にゲート入力された
後、次の４ビツトのグループ５，６，３，４がゲ
ート２２８を介して正しい順序でワード・レジス
タ２１８の同じ段にゲート入力される。 Ｆ 発明の効果 したがつて、Ｍビツト・データ・ブロツクがチ
ツプのＮビツト出力インターフエースよりも大き
いとき、ECCの保全性に必要なチツプ数を最小
限に抑えながら、ギヤツプなしのビツト・データ
転送が実現されたことが、上記の説明から理解で
きる。この設計は、また大きな入出力インターフ
エースをもつチツプが不要であり、したがつて必
要なドライバと論理サポートの数が減り、所与の
メモリ・カードに対する電力および冷却要件が低
減される。このようなメモリ・カードは、必要な
論理サポートが少なく、かつ小さな入出力インタ
ーフエースを使用するためスイツチング・ノイズ
が下がるので、信頼性も向上する。 このギヤツプなし転送設計は、チツプ・データ
速度がシステム転送速度よりも大きなメモリ・ア
ドレイに対して、性能が最高のオプシヨンを提供
する。

【図面の簡単な説明】

第１図は、本発明の１つの実施例の概略的構成
図である。第２図は、本発明に使用できるメモリ
構造の概略的構成図である。第３図は、従来技術
のメモリ・システムの概略的構成図である。 １０……メモリ・アレイ、１２……アドレス
線、１４……センス増幅器ラツチ、１６……チツ
プ・レジスタ手段、１８……保持レジスタ、２
０，３２……ゲート入力手段、２２，２４……レ
ジスタ・ゲート、２６……ORゲート、２２６…
…外部レジスタ、２２８……ゲート、２３０……
カウンタ、３０……チツプ操向制御手段、４０，
４２，４６，４８，５２，５４，５８，６０，６
４，６６，７０，７２，７６，７８，８２，８４
……ANDゲート、４４，５０，５６，６２，６
８，７４，８０，８６……ORゲート。

Claims (1)

1. 【特許請求の範囲】 １ それぞれＭ個のデータ単位を含む複数個のデ
   ータ・ブロツクを記憶したチツプ・メモリであつ
   て、各上記データ・ブロツクは上記Ｍ個のデータ
   単位を、それぞれＮ個のデータ単位（ＭはＮより
   も大きい）よりなる複数の連続したグループとし
   て含み、各データ単位は上記データ・ブロツク内
   で一義的なアドレスを有し、そして、アクセスす
   べき所与のデータ・ブロツク内のＭ個のデータ単
   位を、指定された目的データ単位のアドレスから
   始まる所定の順序で且つ該データ・ブロツクの最
   後のデータ単位が上記所定の順序において該デー
   タ・ブロツクの最初のデータ単位と連続するよう
   に呼び出す所定の循環プロトコルを有するチツ
   プ・メモリと、 選択されたデータ・ブロツクのデータ単位をア
   クセスする手段と、 上記アクセスされたデータ・ブロツクのＭ個の
   データ単位を保持するためのＭ個のラツチ段を有
   するラツチと、 Ｎ個のデータ単位を並列に出力するチツプ出力
   インターフエースと、 上記データ・ブロツクのＭ個のデータ単位を保
   持するためのＭ個のレジスタ段を有し、該Ｍ個の
   レジスタ段が、それぞれＮ個のレジスタ段を含む
   少なくとも第１及び第２の連続するレジスタ段グ
   ループにグループ分けされたレジスタと、 上記第１のレジスタ段グループを上記インター
   フエースへゲートし、続いて上記第２のレジスタ
   段グループおよび続くレジスタ段グループを順次
   に上記インターフエースへゲートするゲート手段
   と、 上記ラツチと上記レジスタとの間に設けられ、
   上記目的データ単位のアドレスに応答して上記ラ
   ツチ段の出力を上記レジスタ段へ選択的にゲート
   するゲート回路を含み、上記目的データ単位のア
   ドレスにあるデータ単位および上記循環プロトコ
   ルにおいて該アドレスに続く連続したアドレスを
   もつＮ−１個のデータ単位を第１のビツト・セツ
   トとして、上記ラツチから上記第１のレジスタ段
   グループに供給し、上記循環プロトコルにおいて
   次の連続するアドレスをもつＮ個のビツトからな
   る後続の各ビツト・セツトを上記第２および続く
   レジスタ段グループに供給するチツプ操向制御手
   段とを具備するランダム・アクセス・メモリ・チ
   ツプ。