JPH0528859B2 - - Google Patents
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- JPH0528859B2 JPH0528859B2 JP62142311A JP14231187A JPH0528859B2 JP H0528859 B2 JPH0528859 B2 JP H0528859B2 JP 62142311 A JP62142311 A JP 62142311A JP 14231187 A JP14231187 A JP 14231187A JP H0528859 B2 JPH0528859 B2 JP H0528859B2
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- channel
- chp
- che
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- processing
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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Description
【発明の詳細な説明】
〔概要〕
この発明は、チヤネル処理装置において、その
内部に各チヤネル装置対応にその使用状態を示す
情報を格納するリザーブビツト部を設け、チヤネ
ル処理装置がチヤネル装置のいずれかを起動する
とき、若しくはチヤネル装置のいずれかがチヤネ
ル処理装置に処理依頼するときにはリザーブビツ
ト部の内容を更新することにより使用の優先権を
確保するようにしたものである。[Detailed Description of the Invention] [Summary] The present invention provides a channel processing device with a reserve bit section that stores therein information indicating the usage status for each channel device. When one of the channel devices starts up or requests processing to the channel processing device, priority of use is secured by updating the contents of the reserved bit section.
本発明は大型コンピユータシステムにおけるチ
ヤネル処理装置に関し、特に中央処理装置
（CPU）の指令に基づいて主記憶装置（MSU）
と入出力装置（Ｉ／Ｏ）との間のデータ転送を制
御するチヤネル処理装置（CHP）においてＩ／
Ｏと直接データ転送を行なうチヤネル装置
（CHE）と、複数のCHEの各種処理を実行する
CHPの間に制御に関する。
The present invention relates to a channel processing device in a large computer system, and particularly to a main storage unit (MSU) based on instructions from a central processing unit (CPU).
A channel processing unit (CHP) that controls data transfer between an I/O device and an input/output device (I/O)
A channel device (CHE) that directly transfers data with O and executes various processes of multiple CHEs.
Concerning control during CHP.
第５図は従来技術におけるCHPとCHEとの間
の接続図である。図において、４１はチヤネル処
理装置（CHP）、４２は複数（０〜ｎ）のチヤネ
ル装置（CHE）であり、CHPと各CHEの間はバ
ス線DB、複数本の選択信号線l1、応答信号線l2、
および割込み信号線l3等により接続されている。
通常、CHPはシステム全体の統合処理を行なう
ものであり、CHEは各Ｉ／Ｏの処理を行なうも
のである。CHPは第３図に示すように、通常、
10数個のCHEを一まとめにしたグループを複数
個管理しており、また、主記憶装置（MSU）お
よび中央処理装置（CPU）との間を記憶制御装
置（MCU）の制御のもとで情報転送している。
FIG. 5 is a connection diagram between CHP and CHE in the prior art. In the figure, 41 is a channel processing device (CHP), 42 is a plurality of (0 to n) channel devices (CHE), and between the CHP and each CHE are a bus line DB, a plurality of selection signal lines l 1 , and a response signal line l2 ,
and are connected by interrupt signal line l3 , etc.
Normally, CHP performs integrated processing for the entire system, and CHE performs processing for each I/O. As shown in Figure 3, CHP usually
It manages multiple groups of more than 10 CHEs, and also connects the main storage unit (MSU) and central processing unit (CPU) under the control of the storage control unit (MCU). Information is being transferred.
CHPと各CHEとの間の処理手順として以下の
場合がある。即ち、(1)、CHPからCHEへの起動
が成功した場合、(2)、CHPからの起動が失敗し
た場合および(3)、CHEからCHPに処理を依頼す
る場合である。(1)の場合において、CPUから入
出力命令がCHPに送出されるとCHPはチヤネル
選択信号（SEL0〜SELn）を該当するCHEに送
出する。CHEは自身が入出力命令を受付られる
場合には応答信号（ACPT0〜ACPTn）をCHP
に返送する。CHPは一定時間内に応答信号が返
送されると起動成功と見なして入出力命令の必要
な情報をバス線DBを介してCHEに送出する、(2)
の場合において、(1)と同様にチヤネル選択信号を
CHEに送出したがCHEが使用中であるため、一
定時間内に応答信号が返送されないときはCHP
はCHEが”ビジイー”であると見なす。(3)の場
合において、CHEからCHPに処理を依頼する場
合には、まず処理内容をバス線DBを介してCHP
に送出する。そしてCHE割込み信号（INT0〜
INTn）を送出し、CHPがこの割込み信号を検出
すると既に送出されて来ている処理内容を参照し
てその処理を実行する。 The following may be the processing procedure between the CHP and each CHE. That is, (1), when startup from CHP to CHE is successful, (2), when startup from CHP fails, and (3), when CHE requests processing to CHP. In case (1), when an input/output command is sent from the CPU to the CHP, the CHP sends a channel selection signal (SEL0 to SELn) to the corresponding CHE. When CHE can accept input/output commands, it sends response signals (ACPT0 to ACPTn) to CHP.
send it back to If a response signal is returned within a certain period of time, the CHP considers the startup to be successful and sends the necessary information for the input/output command to the CHE via the bus line DB, (2)
In the case of (1), the channel selection signal is
If a response signal is not returned within a certain period of time because the CHE is in use, the CHP
considers CHE to be "busy". In case (3), when requesting processing from CHE to CHP, the processing details are first sent to CHP via bus line DB.
Send to. and CHE interrupt signal (INT0~
INTn), and when the CHP detects this interrupt signal, it refers to the processing contents that have already been sent and executes the processing.
上述した従来の構成では次のような問題点があ
る。即ち、(1)、１台のCHPの配下には通常、第
３図に示すように各グループを合計すると16〜
256台のCHEが接続される。そのため、選択信号
線、応答信号線、割込み信号線等をCHEに対応
して接続すると信号線の本数が非常に多くなる。
The conventional configuration described above has the following problems. In other words, (1) there are usually 16 to 16 groups under one CHP, as shown in Figure 3.
256 CHEs will be connected. Therefore, if the selection signal line, response signal line, interrupt signal line, etc. are connected in correspondence with CHE, the number of signal lines becomes extremely large.
(2)、多数のCHEを接続するために１〜２段のバ
スアダプタを介在してCHPとCHEが接続される。
このためチヤネル選択信号および応答信号の伝搬
時間が長い。これにより、CHPがCHEのビジイ
ー状態を調査するための時間が長くなり、CHP
の使用効率を悪くしている。(3)、CHPからの
CHEの起動と、CHEからのCHPへの処理要求が
別個の制御になつているため両者の処理の間です
れ違いが生ずる。この時どちらの処理を行なうか
の決定権はCHEが持つており必らずCHEの処理
要求が優先される。このためCHPからのCHEの
起動処理が失敗する場合が多くCHPの使用効率
が悪くなつている。(2) In order to connect a large number of CHEs, CHPs and CHEs are connected via one or two stages of bus adapters.
Therefore, the propagation time of the channel selection signal and response signal is long. This gives the CHP more time to investigate the busy state of the CHE and allows the CHP
This reduces the efficiency of use. (3), from CHP
Since the startup of CHE and the processing request from CHE to CHP are controlled separately, there is a discrepancy between the two processes. At this time, CHE has the authority to decide which process to perform, and CHE's processing request always takes priority. For this reason, CHE startup processing from CHP often fails, resulting in poor CHP usage efficiency.
本発明は上述した問題点を解消したチヤネル処
理装置を提供することにあり、本発明によれば、
チヤネル処理装置１１内に各チヤネル装置１２
（０〜ｎ）に対応してリザーブビツト手段１３を
設け、チヤネル装置からはバス線を介してこのリ
ザーブビツトを更新することができ、チヤネル処
理装置は直接このリザーブビツトを更新すること
ができるようにする。そしてチヤネル処理装置あ
るいはチヤネル装置は、起動処理あるいは割込み
処理に前にリザーブビツトを更新して処理の優先
権を得る。もし優先権を取れなかつた場合は起動
処理あるいは割込み処理を中止するような処理を
行なう。
An object of the present invention is to provide a channel processing device that solves the above-mentioned problems, and according to the present invention,
Each channel device 12 is provided in the channel processing device 11.
A reserve bit means 13 is provided corresponding to bits (0 to n), so that the channel device can update the reserve bits via the bus line, and the channel processing device can directly update the reserve bits. Make it. The channel processing device or channel device updates the reserve bit before start-up processing or interrupt processing to obtain processing priority. If priority cannot be obtained, processing such as canceling startup processing or interrupt processing is performed.
第１図は本発明に係るチヤネル処理装置の概略
構成図とチヤネル装置との間の接続図である。第
１図において、１１はチヤネル処理装置
（CHP）、１２は複数（０〜ｎ）のチヤネル装置
（CHE）、１３はCHP内に設けられるリザーブビ
ツト部である。CHPと各CHEの間はバス線DBの
みにより相互接続される。リザーブビツト部１３
の各々は例えば２ビツトのフリツプフロツプ（図
示せず）で構成され、各CHEに対応して０〜ｎ
まで各々、２ビツトづつ用意される。ここで
CHPRはCHP用リザーブビツトでありCHERは
CHE用リザーブビツトである。このリザーブビ
ツトはCHEからバス線DBを介して更新すること
ができ、CHPからは直接更新することができる。
図からも明らかなように従来用いられていた選択
信号線、応答信号線および割込み信号線は一切不
用であり、単にバス線DBのみを介して指令が行
なわれる。本発明による信号の送受を第２図によ
り以下に詳述する。
FIG. 1 is a schematic configuration diagram of a channel processing device according to the present invention and a connection diagram between the channel device. In FIG. 1, 11 is a channel processing device (CHP), 12 is a plurality of (0 to n) channel devices (CHE), and 13 is a reserve bit section provided in the CHP. The CHP and each CHE are interconnected only by a bus line DB. Reserve bit section 13
Each of the CHEs is composed of, for example, a 2-bit flip-flop (not shown), and corresponds to each CHE.
Up to 2 bits are prepared for each. here
CHPR is a reserve bit for CHP and CHER is
This is a reserve bit for CHE. This reserve bit can be updated from CHE via the bus line DB, and directly from CHP.
As is clear from the figure, the selection signal line, response signal line, and interrupt signal line used conventionally are completely unnecessary, and commands are issued simply via the bus line DB. Transmission and reception of signals according to the present invention will be explained in detail below with reference to FIG.
第２図はリザーブビツトの状態を説明する遷移
図である。リザーブビツト（０〜ｎ）の各々図に
示すように４つの状態をとることができる。
CHPR“０”、CHERが“０”のとき、即ち、“00”
はどちらも優先権をとつていないことを示し、
“01”はCHEが優先権をとつたことを示し、“10”
はCHPが優先権をとつたことを示し、“11”は
CHEが優先権をとつているが、その処理が終了
した後はCHPが優先権をとることを予約してい
ることを示す。ここでは矢印上のCH，CHP，
CHP／CH等はそれぞれCHEが更新、CHPが更
新、CHP又はCHEが更新することを示している。 FIG. 2 is a transition diagram illustrating the states of reserve bits. Each of the reserved bits (0 to n) can take on four states as shown in the figure.
When CHPR is “0” and CHER is “0”, that is, “00”
indicates that neither has priority,
“01” indicates that CHE has taken priority, “10”
indicates that CHP has the right of way and “11” indicates that
Indicates that CHE is taking priority, but CHP is reserved to take priority after the process is completed. Here, CH, CHP,
CHP/CH etc. respectively indicate that CHE is updated, CHP is updated, and CHP or CHE is updated.
このような状態において、まず、CHPからの
起動は次のように行なわれる。CPUから入出力
命令がCHPに送出されるとCHPはリザーブビツ
トを“00”から“10”にする。この場合、リザー
ブビツトが“00”以外の時（例えば“01”）は起
動失敗となる。即ち、前述したように“00”以外
のときはCHPかCHEのいずれかが優先権をとつ
ていることを示しているので、リザーブビツトが
“00”の状態にあるときのみにCHPは優先権をと
ることができる。CHPが優先権を得たりザーブ
ビツトに対応するCHEに対して入出力命令の必
要な情報をバス線DBを介してCHPから送出す
る。CHEはCHPからの入出力命令を実行しその
応答をバス線を介してCHPに送出する。このと
きこのCHEのリザーブビツトは“10”となつて
いる。CHPはCHEからの応答があるとリザーブ
ビツトを“10”から“00”にして処理が終了す
る。 In this situation, startup from CHP is performed as follows. When an input/output instruction is sent from the CPU to the CHP, the CHP changes the reserve bit from "00" to "10". In this case, if the reserve bit is other than "00" (for example, "01"), startup will fail. In other words, as mentioned above, when it is other than "00", it indicates that either CHP or CHE has priority, so CHP has priority only when the reserve bit is "00". can be taken. The CHP receives priority and sends information necessary for input/output commands to the CHE corresponding to the reserve bit via the bus line DB. The CHE executes input/output commands from the CHP and sends the responses to the CHP via the bus line. At this time, the reserve bit of this CHE is "10". When the CHP receives a response from the CHE, it changes the reserve bit from "10" to "00" and ends the process.
次にCHEがCHPに処理を依頼する場合には
CHEは処理内容をバス線を介してCHPに送出す
る。この時、同時にリザーブビツトを“00”から
“01”にする。もしリザーブビツトが“00”以外
の時（例えば“10”）はCHEに割込み失敗が通知
される。そしてCHPはCHEから依頼された処理
を実行するとその処理結果をバス線を介して
CHEに送り、リザーブビツトを“01”から“00”
にする。また、CHEが入出力装置の非同期ステ
ータスを受取る場合には最初にリザーブビツトを
“00”から“01”にして優先権をとり入出力装置
（Ｉ／Ｏ）から非同期ステータスを受取つてから
CHPへ処理依頼をする。 Next, when CHE requests processing from CHP,
CHE sends the processing details to CHP via the bus line. At this time, the reserve bit is changed from "00" to "01" at the same time. If the reserve bit is other than "00" (for example, "10"), the CHE is notified of an interrupt failure. Then, when the CHP executes the processing requested by the CHE, the processing results are sent via the bus line.
Send to CHE and change reserve bit from “01” to “00”
Make it. Also, when CHE receives the asynchronous status of an input/output device, it first changes the reserve bit from “00” to “01” to take priority and receives the asynchronous status from the input/output device (I/O).
Request processing to CHP.
第３図は本発明の適用されるシステムの構成図
であつて、メモリコントロールユニツト（MCU）
は中央処理装置（CPU）からの入出力命令、主
記憶装置（MSU）への書込みおよび読出し、チ
ヤネル処理装置（CHP）およびチヤネル装置
（CHE）のデータ転送等を制御する。１台のCHP
は前述したように10数台のCHEごとにグループ
となつた複数グループのCHEを制御している。
本発明はCHPとこれらCHEとの間の制御手順の
効率化を図るものであり、第１図に示すように
CHPとCHE間の信号線の数を大幅に削減するこ
とができる。第４図は第３図に示すCHPのブロ
ツク図である。リザーブビツト部１３は前述の如
く複数のリザーブビツト（０〜ｎ）に分けられて
おり、CHEからはポート（ＰRT）を介して、
リザーブビツト制御回路（RSVC）により更新さ
れ、CHP処理部（CHPC）からは直接更新され
る。また、CHEとMCUの間のデータ転送は、各
ポート（ＰRT）とCHP処理部（CHPC）を介
して行なわれる。 FIG. 3 is a block diagram of a system to which the present invention is applied, in which the memory control unit (MCU)
controls input/output commands from the central processing unit (CPU), writing and reading from the main storage unit (MSU), and data transfer between the channel processing unit (CHP) and channel device (CHE). 1 CHP
As mentioned above, it controls multiple groups of CHEs, each consisting of about 10 CHEs.
The present invention aims to improve the efficiency of the control procedure between the CHP and these CHEs, as shown in Figure 1.
The number of signal lines between CHP and CHE can be significantly reduced. FIG. 4 is a block diagram of the CHP shown in FIG. 3. The reserve bit section 13 is divided into a plurality of reserve bits (0 to n) as described above, and from the CHE via the port (PRT),
It is updated by the reserve bit control circuit (RSVC) and directly by the CHP processing unit (CHPC). Further, data transfer between the CHE and the MCU is performed via each port (PRT) and the CHP processing unit (CHPC).
以上説明したように、本発明によれば、CHP
とCHEの間の信号線の数を大幅に削減すること
ができ、また、CHPが簡単にCHEのビジイー状
態を参照できるためCHPの使用効率が大幅に向
上し、さらに、CHPからの起動とCHEからの割
込み処理のすれ違いが防止できる等の効果があ
る。
As explained above, according to the present invention, CHP
The number of signal lines between the CHE and the CHE can be significantly reduced, and the CHP can easily refer to the busy status of the CHE, greatly improving CHP usage efficiency. This has the effect of preventing misunderstandings in interrupt processing from.
第１図は本発明に係る基本構成図、第２図は第
１図リザーブビツト部の状態遷移図、第３図は本
発明の適用されるシステム構成図、第４図は第３
図チヤネル処理装置のブロツク図、および第５図
は従来の構成図である。
符号の説明、１１，４１……チヤネル処理装
置、１２，４２……チヤネル装置、１３……リザ
ーブビツト部。
FIG. 1 is a basic configuration diagram according to the present invention, FIG. 2 is a state transition diagram of the reserve bit section shown in FIG. 1, FIG. 3 is a system configuration diagram to which the present invention is applied, and FIG.
5 is a block diagram of a channel processing device, and FIG. 5 is a conventional configuration diagram. Explanation of symbols: 11, 41... Channel processing device, 12, 42... Channel device, 13... Reserve bit section.
Claims (1)
を制御する複数のチヤネル装置と有し、前記チヤ
ネル装置をバス線を介して制御するチヤネル処理
装置において、 前記チヤネル処理装置内に、前記チヤネル装置
の各々に対応して使用状態を示すチヤネル処理装
置用リザーブビツトとチヤネル装置用リザーブビ
ツトを設け、 前記バス線を介して前記チヤネル処理装置が前
記チヤネル装置のいずれかを起動するときは、前
記チヤネル装置に対応した前記チヤネル処理装置
用リザーブビツトを前記チヤネル処理装置が更新
し、 前記チヤネル装置のいずれかが前記チヤネル処
理装置に処理依頼をするときは、前記チヤネル装
置に対応した前記チヤネル装置用リザーブビツト
を前記チヤネル装置が前記バス線を介して更新
し、処理の優先権を確保するようにしたことを特
徴とするチヤネル処理装置。[Scope of Claims] 1. A channel processing device comprising a plurality of channel devices that control data transfer between a main storage device and an input/output device, and controlling the channel devices via a bus line, comprising: A channel processing device reserve bit and a channel device reserve bit are provided in the device to indicate the usage status corresponding to each of the channel devices, and the channel processing device connects any of the channel devices via the bus line. When activated, the channel processing device updates the channel processing device reserve bit corresponding to the channel device, and when any of the channel devices requests processing to the channel processing device, the channel processing device updates the channel processing device reserve bit corresponding to the channel device. A channel processing device characterized in that the channel device updates a corresponding reserve bit for the channel device via the bus line to ensure processing priority.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14231187A JPS63307565A (en) | 1987-06-09 | 1987-06-09 | Channel processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14231187A JPS63307565A (en) | 1987-06-09 | 1987-06-09 | Channel processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63307565A JPS63307565A (en) | 1988-12-15 |
| JPH0528859B2 true JPH0528859B2 (en) | 1993-04-27 |
Family
ID=15312407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14231187A Granted JPS63307565A (en) | 1987-06-09 | 1987-06-09 | Channel processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63307565A (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5837578B2 (en) * | 1975-11-07 | 1983-08-17 | 株式会社日立製作所 | Channel Sochi |
| JPS55140923A (en) * | 1979-04-18 | 1980-11-04 | Hitachi Ltd | Information processing system |
| JPS5994129A (en) * | 1982-11-19 | 1984-05-30 | Mitsubishi Electric Corp | Assigning method of logical channel number |
-
1987
- 1987-06-09 JP JP14231187A patent/JPS63307565A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63307565A (en) | 1988-12-15 |
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