JPH0529169B2 - - Google Patents
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- JPH0529169B2 JPH0529169B2 JP61084137A JP8413786A JPH0529169B2 JP H0529169 B2 JPH0529169 B2 JP H0529169B2 JP 61084137 A JP61084137 A JP 61084137A JP 8413786 A JP8413786 A JP 8413786A JP H0529169 B2 JPH0529169 B2 JP H0529169B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
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- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、詳しくは
入力及び／又は出力の動作速度を制御できる半導
体集積回路装置に関するものである。
入力及び／又は出力の動作速度を制御できる半導
体集積回路装置に関するものである。
従来の半導体集積回路装置の入力回路として
は、第１１図に示す回路が、例えば特開昭59−
181044号公報の第１図に記載されている。
は、第１１図に示す回路が、例えば特開昭59−
181044号公報の第１図に記載されている。
図において、１は入力端子、２は保護抵抗、３
は保護ダイオード、４はPMOS、５はNMOSで
あり、４と５で内部回路の一部である入力バツフ
ア回路を構成し、２と３は入力保護回路を構成し
ている。この保護回路は入力端子１に印加される
静電気等によるサージにより、トランジスタ４，
５が破壊されるのを防止するために必要であり、
その動作は次のとおりである。
は保護ダイオード、４はPMOS、５はNMOSで
あり、４と５で内部回路の一部である入力バツフ
ア回路を構成し、２と３は入力保護回路を構成し
ている。この保護回路は入力端子１に印加される
静電気等によるサージにより、トランジスタ４，
５が破壊されるのを防止するために必要であり、
その動作は次のとおりである。
入力端子１に正のサージが印加された場合、ダ
イオード３がブレークダウンし、サージ電流は入
力端子１から、抵抗２、ダイオード３を通つて接
地に流れ、ノードN1の電位を所定の大きさに抑
制し、トランジスタ４，５を保護する。
イオード３がブレークダウンし、サージ電流は入
力端子１から、抵抗２、ダイオード３を通つて接
地に流れ、ノードN1の電位を所定の大きさに抑
制し、トランジスタ４，５を保護する。
次に、入力端子１に負のサージが印加された場
合、ダイオード３が導通し、サージ電流は接地か
ら抵抗２を通つて入力端子１に流れ、ノードN1
の電位を所定の大きさに抑制し、トランジスタ
４，５を保護する。
合、ダイオード３が導通し、サージ電流は接地か
ら抵抗２を通つて入力端子１に流れ、ノードN1
の電位を所定の大きさに抑制し、トランジスタ
４，５を保護する。
従来の回路では抵抗２を大きくすると静電破壊
耐圧が向上するが、ノードN1の寄生容量と抵抗
２の時定数により遅延時間が増大し、一方高速化
のために抵抗を小さくすると静電気破壊耐圧が低
下するため、高速性と高信頼性を両立させる事は
不可能であつた。
耐圧が向上するが、ノードN1の寄生容量と抵抗
２の時定数により遅延時間が増大し、一方高速化
のために抵抗を小さくすると静電気破壊耐圧が低
下するため、高速性と高信頼性を両立させる事は
不可能であつた。
また、従来の回路では抵抗２の値は製造時点か
ら、実動作時点まで、固定的に不変であり、単に
保護回路としての機能のみしか果せなかつた。
ら、実動作時点まで、固定的に不変であり、単に
保護回路としての機能のみしか果せなかつた。
本発明の第１の目的は高速性と高信頼性を両立
させた半導体集積回路装置を提供することにあ
り、本発明の第２の目的は保護回路を素子の保護
目的以外の有用な機能にも利用し得る半導体集積
回路装置を提供する事にある。
させた半導体集積回路装置を提供することにあ
り、本発明の第２の目的は保護回路を素子の保護
目的以外の有用な機能にも利用し得る半導体集積
回路装置を提供する事にある。
半導体集積回路が静電気破壊の危険に晒される
のは内部回路が活性状態となる実動作時以外のテ
ステイング、パツケージング、運搬、プリント基
板への実装時などの内部回路が非活性状態にある
ときであることに着目し、内部回路の活性状態時
と非活性状態時で抵抗の大きさが異なる電子的ス
イツチ手段を具備する。さらに、動作時には、リ
アルタイムで抵抗の大きさを変えられるように
し、本来の目的の保護機能以外の他の有用な作用
もなし得るようにする。
のは内部回路が活性状態となる実動作時以外のテ
ステイング、パツケージング、運搬、プリント基
板への実装時などの内部回路が非活性状態にある
ときであることに着目し、内部回路の活性状態時
と非活性状態時で抵抗の大きさが異なる電子的ス
イツチ手段を具備する。さらに、動作時には、リ
アルタイムで抵抗の大きさを変えられるように
し、本来の目的の保護機能以外の他の有用な作用
もなし得るようにする。
本願発明により設けられた電子的制御手段は内
部回路が非活性状態にあるときには保護抵抗が大
きくなるように作用し、内部回路が活性状態にあ
るときには十分小さくなるように作用する。ま
た、動作時は内部電子回路からの信号や、外部か
らの信号により、抵抗の大きさを制御できるよう
に作用する。
部回路が非活性状態にあるときには保護抵抗が大
きくなるように作用し、内部回路が活性状態にあ
るときには十分小さくなるように作用する。ま
た、動作時は内部電子回路からの信号や、外部か
らの信号により、抵抗の大きさを制御できるよう
に作用する。
以下、本発明の実施例を図面にしたがつて説明
する。
する。
第１図は本発明の第１の実施例を示す。図にお
いて、１１は入力端子、１２は抵抗、１３はダイ
オード、１４は内部回路の一部である入力バツフ
ア回路であり、抵抗１２とダイオード１３で入力
保護回路を構成し、総て一つの半導体基板内に集
積化されている。１５は本発明の目的を達成する
ため新たに付加された電子的スイツチ手段であ
り、制御信号C1により、オン、オフの動作が制
御される。通常バツフア回路とは、動作レベルを
変換及び／またはインピーダンスを変換するため
に設ける回路である。
いて、１１は入力端子、１２は抵抗、１３はダイ
オード、１４は内部回路の一部である入力バツフ
ア回路であり、抵抗１２とダイオード１３で入力
保護回路を構成し、総て一つの半導体基板内に集
積化されている。１５は本発明の目的を達成する
ため新たに付加された電子的スイツチ手段であ
り、制御信号C1により、オン、オフの動作が制
御される。通常バツフア回路とは、動作レベルを
変換及び／またはインピーダンスを変換するため
に設ける回路である。
電子的スイツチ手段１５の一例としては第１２
図ａ示す様なPMOSトランジスタ、第１２図ｂ
に示す様なNMOSトランジスタ、第１２図ｃに
示す様なPMOSトランジスタ、NMOSトランジ
スタを並列接続したもの、図示はしないが、バイ
ポーラトランジスタで構成したものやバイポーラ
トランジスタとMOSトランジスタとを組み合わ
せた複合回路等が挙げられる。尚、第１２図ｃの
場合は、２つの制御信号C1、C2によりオン、オ
フが制御される。
図ａ示す様なPMOSトランジスタ、第１２図ｂ
に示す様なNMOSトランジスタ、第１２図ｃに
示す様なPMOSトランジスタ、NMOSトランジ
スタを並列接続したもの、図示はしないが、バイ
ポーラトランジスタで構成したものやバイポーラ
トランジスタとMOSトランジスタとを組み合わ
せた複合回路等が挙げられる。尚、第１２図ｃの
場合は、２つの制御信号C1、C2によりオン、オ
フが制御される。
また、内部回路としては、バイポーラトランジ
スタで構成されたもの、NMOSトランジスタで
構成されたもの、PMOSトランジスタで構成さ
れたもの、PMOS、NMOSのCMOSトランジス
タで構成されたもの、バイポーラトランジスタと
MOSトランジスタとの複合回路で構成されたも
の、及びこれらが混在したもの等が挙げられる。
スタで構成されたもの、NMOSトランジスタで
構成されたもの、PMOSトランジスタで構成さ
れたもの、PMOS、NMOSのCMOSトランジス
タで構成されたもの、バイポーラトランジスタと
MOSトランジスタとの複合回路で構成されたも
の、及びこれらが混在したもの等が挙げられる。
いま、電子的スイツチ手段１５のオン抵抗をra
とすると、スイツチがオフのとき、入力端子１１
とノードN1の抵抗はRiとなり、電子的スイツチ
手段がオンのときは、Ri・ra／Ri＋raとなる。し
たがつて、静電気によるサージの危険に晒される
非動作時に十分な破壊強度が得られるような大き
さにRiの値を決めておき、動作時には電子的スイ
ツチ１５をオンさせる事により、入力端子１１と
ノードN1間の抵抗値を十分小さな値に切り換え、
保護抵抗とノードN1の寄生容量による信号遅延
を最小にすることができる。したがつて、本願発
明では、従来不可能であつた静電破壊強度の向上
と高速動作の実現を両立させることができる。
とすると、スイツチがオフのとき、入力端子１１
とノードN1の抵抗はRiとなり、電子的スイツチ
手段がオンのときは、Ri・ra／Ri＋raとなる。し
たがつて、静電気によるサージの危険に晒される
非動作時に十分な破壊強度が得られるような大き
さにRiの値を決めておき、動作時には電子的スイ
ツチ１５をオンさせる事により、入力端子１１と
ノードN1間の抵抗値を十分小さな値に切り換え、
保護抵抗とノードN1の寄生容量による信号遅延
を最小にすることができる。したがつて、本願発
明では、従来不可能であつた静電破壊強度の向上
と高速動作の実現を両立させることができる。
第２図は、本発明の第２の実施例を示す。
本実施例では電子的スイツチ手段１５は電源
Vccにより制御される。すなわち、電源が供給さ
れていない時（内部回路が非活性状態にある時）、
スイツチ１５はオフになつており、スイツチ１５
の抵抗は略無限大となり所定の大きさに設計され
た抵抗１２とダイオード１３により、入力バツフ
ア回路１４を静電気のサージから保護する。次
に、電源が供給されて動作状態（内部回路が活性
状態）になるとスイツチ１５がオンし、端子１１
とノードN1間を低抵抗に切換えることにより、
信号遅延を最小にし、高速動作を可能にする。
Vccにより制御される。すなわち、電源が供給さ
れていない時（内部回路が非活性状態にある時）、
スイツチ１５はオフになつており、スイツチ１５
の抵抗は略無限大となり所定の大きさに設計され
た抵抗１２とダイオード１３により、入力バツフ
ア回路１４を静電気のサージから保護する。次
に、電源が供給されて動作状態（内部回路が活性
状態）になるとスイツチ１５がオンし、端子１１
とノードN1間を低抵抗に切換えることにより、
信号遅延を最小にし、高速動作を可能にする。
第３図は、本発明の第３の実施例を示す。
本実施例では電子スイツチ１５は内部回路の電
子回路１６により制御される。すなわち、活性状
態においても、電子スイツチ１５を所定の時期に
オン、オフ制御することにより入力端子１１とノ
ードN1間の抵抗をダイナミツクにえられるよう
にしている。この機能を有効に利用することによ
り、例えば入力端子１１からの入力信号を内部回
路に高速に導入して内部回路の所定の動作を開始
し、内部回路の処理が開始してから一定の期間は
入力端子１１とノードN1との間の抵抗を大きく
して、入力信号に対する応答を遅く（ノイズ除去
効果）することや、入力信号の前縁だけの遅延、
入力信号の後縁だけを遅延させたパルスストレツ
チ回路など、本来の入力回路の目的とする機能以
外のいろいろな機能を持たせることができる。
子回路１６により制御される。すなわち、活性状
態においても、電子スイツチ１５を所定の時期に
オン、オフ制御することにより入力端子１１とノ
ードN1間の抵抗をダイナミツクにえられるよう
にしている。この機能を有効に利用することによ
り、例えば入力端子１１からの入力信号を内部回
路に高速に導入して内部回路の所定の動作を開始
し、内部回路の処理が開始してから一定の期間は
入力端子１１とノードN1との間の抵抗を大きく
して、入力信号に対する応答を遅く（ノイズ除去
効果）することや、入力信号の前縁だけの遅延、
入力信号の後縁だけを遅延させたパルスストレツ
チ回路など、本来の入力回路の目的とする機能以
外のいろいろな機能を持たせることができる。
第４図は本発明の第４の実施例を示す。本実施
例では電子スイツチ４５ａは電源Vccにより制御
されるが、電子スイツチ４５ｂ，４５ｃは入力バ
ツフア４４ａの出力により直接、または、入力バ
ツフア回路４４ａの出力に応答して動作する内部
電子回路４６の出力により、制御される所に特徴
がある。すなわち、入力端子４１ａの信号は電子
スイツチ４５ｂ，４５ｃを制御する信号としてチ
ツプの外部から供給される。
例では電子スイツチ４５ａは電源Vccにより制御
されるが、電子スイツチ４５ｂ，４５ｃは入力バ
ツフア４４ａの出力により直接、または、入力バ
ツフア回路４４ａの出力に応答して動作する内部
電子回路４６の出力により、制御される所に特徴
がある。すなわち、入力端子４１ａの信号は電子
スイツチ４５ｂ，４５ｃを制御する信号としてチ
ツプの外部から供給される。
従来の入力バツフア回路では、半導体チツプが
完成した時点で、入力バツフア回路の性能は固定
されているが、本実施例によると、チツプ完成後
の動作状態において入力バツフア回路の性能を外
部からの制御信号により、ダイナミツクにプログ
ラムできる効果がある。
完成した時点で、入力バツフア回路の性能は固定
されているが、本実施例によると、チツプ完成後
の動作状態において入力バツフア回路の性能を外
部からの制御信号により、ダイナミツクにプログ
ラムできる効果がある。
第５図に本発明の第５の実施例を示す。
本実施例では５４ａ，５４ｂ，５４ｃの３ケの
入力バツフア回路があり、電源Vccが供給されな
い非動作（内部回路が非活性状態である）時は、
電子スイツチ手段５５ｂ，５５ｃがオフであり、
入力抵抗の大きさはすべてRiである。電源Vccが
供給されると電子スイツチ５５ｂ，５５ｃがオン
になり、入力バツフア回路５４ｂの入力抵抗は
Ri／２、入力バツフア回路５４ａの入力抵抗は零に なる。（電子スイツチ５５ｂ，５５ｃのオン抵抗
を零と仮定）すなわち、三つの入力回路は夫々に
異なる入力時定数を持つようになり、夫々異なる
速度で動作することになる。このような機能は電
子装置の設計において、複数信号間のスキユーの
制御等に活用すると有効である。
入力バツフア回路があり、電源Vccが供給されな
い非動作（内部回路が非活性状態である）時は、
電子スイツチ手段５５ｂ，５５ｃがオフであり、
入力抵抗の大きさはすべてRiである。電源Vccが
供給されると電子スイツチ５５ｂ，５５ｃがオン
になり、入力バツフア回路５４ｂの入力抵抗は
Ri／２、入力バツフア回路５４ａの入力抵抗は零に なる。（電子スイツチ５５ｂ，５５ｃのオン抵抗
を零と仮定）すなわち、三つの入力回路は夫々に
異なる入力時定数を持つようになり、夫々異なる
速度で動作することになる。このような機能は電
子装置の設計において、複数信号間のスキユーの
制御等に活用すると有効である。
第６図に本発明の第６の実施例を示す。
図において、６７，６８はインバータ回路であ
り、ノードN1に結合された正帰還ラツチとして
作用する。６９は電子スイツチ６５を制御するた
めの内部電子回路である。最初に電子スイツチ６
５をオンにしておき入力端子６１の信号をノード
N1に取り込み、次いて電子回路６９の出力によ
り、電子スイツチ６５をオフさせる。このとき、
抵抗６２の値を十分大きな値に設定しておくと、
入力端子６１の信号レベルが変化してもその変化
がノードN1に伝わらないようにすることができ
る。かくして、入力バツフア回路６４はラツチ機
能を備えた入力バツフア回路として作用する。本
実施例のラツチ機能付入口バツフア回路は従来の
入力バツフア回路６４の出力側にラツチ回路を付
加したものに比べて、余分な回路段数が付加され
ないため、入力端子６１の信号をより高速に内部
の回路に伝達できるという効果がある。さらに、
電子回路６９の制御方法を変える事により、ラツ
チ機能の有無を自由に選択できるという効果があ
る。
り、ノードN1に結合された正帰還ラツチとして
作用する。６９は電子スイツチ６５を制御するた
めの内部電子回路である。最初に電子スイツチ６
５をオンにしておき入力端子６１の信号をノード
N1に取り込み、次いて電子回路６９の出力によ
り、電子スイツチ６５をオフさせる。このとき、
抵抗６２の値を十分大きな値に設定しておくと、
入力端子６１の信号レベルが変化してもその変化
がノードN1に伝わらないようにすることができ
る。かくして、入力バツフア回路６４はラツチ機
能を備えた入力バツフア回路として作用する。本
実施例のラツチ機能付入口バツフア回路は従来の
入力バツフア回路６４の出力側にラツチ回路を付
加したものに比べて、余分な回路段数が付加され
ないため、入力端子６１の信号をより高速に内部
の回路に伝達できるという効果がある。さらに、
電子回路６９の制御方法を変える事により、ラツ
チ機能の有無を自由に選択できるという効果があ
る。
第７図は本発明の第７の実施例を示す。
図において、７１は出力端子、７２は出力端子
７２とノードN2間に設けられた抵抗、７４は出
力バツフア回路、７５は電子スイツチである。
７２とノードN2間に設けられた抵抗、７４は出
力バツフア回路、７５は電子スイツチである。
本実施例では電子スイツチ７５は電源Vccによ
つて制御され、非動作時はオフになり、抵抗R0
により、出力端子７１に印加されたサージ電圧か
ら内部回路の一部である出力バツフア回路７４を
保護する。電源Vccが確立した動作（内部回路が
活性状態にある）時は電子スイツチ７５がオンに
なり、ノードN2と端子１１間を低抵抗で短絡す
る。このため、出力バツフア回路７４は抵抗７２
の影響を受けずに高速に動作できる。
つて制御され、非動作時はオフになり、抵抗R0
により、出力端子７１に印加されたサージ電圧か
ら内部回路の一部である出力バツフア回路７４を
保護する。電源Vccが確立した動作（内部回路が
活性状態にある）時は電子スイツチ７５がオンに
なり、ノードN2と端子１１間を低抵抗で短絡す
る。このため、出力バツフア回路７４は抵抗７２
の影響を受けずに高速に動作できる。
第８図に本発明の第８の実施例を示す。
図において、８４ａ，８４ｂ，８４ｃはトライ
ステートバツフア回路であり、制御信号８８の制
御により、入力信号８７ａ，８７ｂ，８７ｃを
夫々対応する出力端子８１ａ，８１ｂ，８１ｃに
出力する。８８は制御信号８６により動作する電
子回路であり、その出力で電子スイツチ８５ａ，
８５ｂ，８５ｃを制御する。８２ａ，８２ｂ，８
２ｃはこの場合、ダンピング抵抗として作用す
る。本実施例では電子スイツチ８５ａ，８５ｂ，
８５ｃを通常オンしておき、制御信号８８が印加
されたとき、すなわち、出力バツフア回路８４
ａ，８４ｂ，８４ｃが同時に動作するときオフさ
せることにより、出力抵抗を大きくして出力端子
８１ａ，８１ｂ，８１ｃにおける電圧変化率
dv／dtを抑制する。これにより、多数の出力バ
ツフア回路の同時駆動による電源線や接地線のノ
イズを抑制できる効果がある。
ステートバツフア回路であり、制御信号８８の制
御により、入力信号８７ａ，８７ｂ，８７ｃを
夫々対応する出力端子８１ａ，８１ｂ，８１ｃに
出力する。８８は制御信号８６により動作する電
子回路であり、その出力で電子スイツチ８５ａ，
８５ｂ，８５ｃを制御する。８２ａ，８２ｂ，８
２ｃはこの場合、ダンピング抵抗として作用す
る。本実施例では電子スイツチ８５ａ，８５ｂ，
８５ｃを通常オンしておき、制御信号８８が印加
されたとき、すなわち、出力バツフア回路８４
ａ，８４ｂ，８４ｃが同時に動作するときオフさ
せることにより、出力抵抗を大きくして出力端子
８１ａ，８１ｂ，８１ｃにおける電圧変化率
dv／dtを抑制する。これにより、多数の出力バ
ツフア回路の同時駆動による電源線や接地線のノ
イズを抑制できる効果がある。
第９図に本発明の第９の実施例を示す。
図において、９４ａ，９４ｂは、夫々別チツプ
に設けられたトライステート出力バツフア回路で
あり、夫々の出力は出力端子９１ａ，９１ｂによ
り外部で共通接続されている。このような回路で
は電源が投入されてからある一定期間制御信号９
８ａ，９８ｂが共にアクテイブになることがあ
り、このとき、出力バツフア９４ａと９４ｂの出
力同志が短絡されることにより過大電流が流れ、
配線の溶断や素子の破壊を引き起すことになる。
に設けられたトライステート出力バツフア回路で
あり、夫々の出力は出力端子９１ａ，９１ｂによ
り外部で共通接続されている。このような回路で
は電源が投入されてからある一定期間制御信号９
８ａ，９８ｂが共にアクテイブになることがあ
り、このとき、出力バツフア９４ａと９４ｂの出
力同志が短絡されることにより過大電流が流れ、
配線の溶断や素子の破壊を引き起すことになる。
抵抗９２、電子的スイツチ手段９５、電子回路
９６はこのような問題点に有効な解決法を提供す
る電子回路９６は電源Vccが投入されてから一定
期間スイツチ９５がオフになるように作用し、そ
の後はオンになるように作用する。
９６はこのような問題点に有効な解決法を提供す
る電子回路９６は電源Vccが投入されてから一定
期間スイツチ９５がオフになるように作用し、そ
の後はオンになるように作用する。
したがつて、電源投入直後の一定期間は抵抗９
２により短絡電流を制限し、その後の定常状態で
は出力抵抗を小さくして高速動作を行えるように
する。
２により短絡電流を制限し、その後の定常状態で
は出力抵抗を小さくして高速動作を行えるように
する。
第１０図は本発明の効果を確認するために、第
２図の実施例についてのシミユレーシヨン結果を
示す。図において、直線Ａは従来の入口バツフア
回路の特性を示し、直線Ｂは本発明の実施例にお
ける入力バツフア回路の特性を示す。図より明ら
かなように、従来の回路では抵抗を大きくして信
頼性を高める程遅延時間が増大して高速動作がで
きなくなるが、本発明の実施例における回路では
抵抗を大きくして行つても遅延時間の増加はなく
高速動作が可能である。
２図の実施例についてのシミユレーシヨン結果を
示す。図において、直線Ａは従来の入口バツフア
回路の特性を示し、直線Ｂは本発明の実施例にお
ける入力バツフア回路の特性を示す。図より明ら
かなように、従来の回路では抵抗を大きくして信
頼性を高める程遅延時間が増大して高速動作がで
きなくなるが、本発明の実施例における回路では
抵抗を大きくして行つても遅延時間の増加はなく
高速動作が可能である。
以上の説明で明らかなように、本発明によれば
静電破壊に対する素子の高信頼性と回路の高速動
作が両立できるため、高速、高信頼性の半導体集
積回路装置を実現できる効果がある。
静電破壊に対する素子の高信頼性と回路の高速動
作が両立できるため、高速、高信頼性の半導体集
積回路装置を実現できる効果がある。
第１図は本発明の第１の実施例を示す図、第２
図は本発明の第２の実施例を示す図、第３図は本
発明の第３の実施例を示す図、第４図は本発明の
第４の実施例を示す図、第５図は本発明の第５の
実施例を示す図、第６図は本発明の第６の実施例
を示す図、第７図は本発明の第７の実施例を示す
図、第８図は本発明の第８の実施例を示す図、第
９図は本発明の第９の実施例を示す図、第１０図
は本発明の入力回路の特性を示す図、第１１図は
従来の入力回路を示す図、第１２図は本発明に使
用する電子的スイツチ手段の具体例を示す図であ
る。 １２……保護抵抗、１１……入力端子、１５…
…電子的スイツチ手段。
図は本発明の第２の実施例を示す図、第３図は本
発明の第３の実施例を示す図、第４図は本発明の
第４の実施例を示す図、第５図は本発明の第５の
実施例を示す図、第６図は本発明の第６の実施例
を示す図、第７図は本発明の第７の実施例を示す
図、第８図は本発明の第８の実施例を示す図、第
９図は本発明の第９の実施例を示す図、第１０図
は本発明の入力回路の特性を示す図、第１１図は
従来の入力回路を示す図、第１２図は本発明に使
用する電子的スイツチ手段の具体例を示す図であ
る。 １２……保護抵抗、１１……入力端子、１５…
…電子的スイツチ手段。
１ 受信チヤンネル選択指令信号に応じて受信チ
ヤンネルを設定する周波数シンセサイザチユーナ
であつて、指定される分周数に応じて局発周波数
及び同調制御電圧を発生する周波数シンセサイザ
と、前記同調制御電圧に応じて同調特性が変化す
る同調回路によつて受信信号を選択する高周波同
調手段と、利得制御電圧に応じた利得で前記高周
波同調手段の出力信号を増幅する高周波増幅手段
と、前記高周波増幅手段の出力信号と前記局発信
号とを混合して中間周波信号を得る周波数変換手
段と、前記中間周波信号を増幅する中間周波増幅
手段と、前記中間周波増幅手段の出力信号のレベ
ルに基づいて前記利得制御電圧を定める利得調整
手段とを含み、前記同調制御電圧に同調補正電圧
を付加する同調制御電圧補正手段と、前記利得制
御電圧に利得補正電圧を付加する利得制御電圧補
正手段と、前記中間周波増幅手段の出力信号から
受信レベルを検出する受信レベル検出手段と、前
記受信チヤンネル選択指令信号に応じて選択され
るべき選択受信チヤンネルに対応する分周数を含
ヤンネルを設定する周波数シンセサイザチユーナ
であつて、指定される分周数に応じて局発周波数
及び同調制御電圧を発生する周波数シンセサイザ
と、前記同調制御電圧に応じて同調特性が変化す
る同調回路によつて受信信号を選択する高周波同
調手段と、利得制御電圧に応じた利得で前記高周
波同調手段の出力信号を増幅する高周波増幅手段
と、前記高周波増幅手段の出力信号と前記局発信
号とを混合して中間周波信号を得る周波数変換手
段と、前記中間周波信号を増幅する中間周波増幅
手段と、前記中間周波増幅手段の出力信号のレベ
ルに基づいて前記利得制御電圧を定める利得調整
手段とを含み、前記同調制御電圧に同調補正電圧
を付加する同調制御電圧補正手段と、前記利得制
御電圧に利得補正電圧を付加する利得制御電圧補
正手段と、前記中間周波増幅手段の出力信号から
受信レベルを検出する受信レベル検出手段と、前
記受信チヤンネル選択指令信号に応じて選択され
るべき選択受信チヤンネルに対応する分周数を含
Claims (1)
- フ制御される電子的スイツチ手段であることを特
徴とする半導体集積回路装置。 ４ 特許請求の範囲第１項において、 上記電子的スイツチ手段は、外部の回路から生
成された信号を受けて上記内部回路から供給され
る信号によつてオン・オフ制御される電子的スイ
ツチ手段であることを特徴とする半導体集積回路
装置。 ５ 特許請求の範囲第１項において、 上記保護抵抗と上記電子的スイツチ手段とから
得られるオン・オフ時の合成抵抗値は、他の保護
抵抗と他の電子的スイツチ手段とから得られるオ
ン・オフ時の合成抵抗値とは異なることを特徴と
する半導体集積回路装置。 ６ 特許請求の範囲第１項において、 上記保護抵抗と並列につながれた上記電子的ス
イツチ手段と上記内部回路の間にラツチ回路を設
け、上記入力端子の信号の変化を上記内部回路に
伝えないようにしたことを特徴とする半導体集積
回路装置。 ７ 特許請求の範囲第１項において、 上記電子的スイツチ手段は、電界効果トランジ
スタを含む回路から構成されていることを特徴と
する半導体集積回路装置。 ８ 特許請求の範囲第１項において、 上記電子的スイツチ手段は、バイポーラトラン
ジスタを含む回路から構成されていることを特徴
とする半導体集積回路装置。 ９ 特許請求の範囲第１項において、 上記電子的スイツチ手段は、バイポーラトラン
ジスタと電界効果トランジスタにより組み合わさ
れる複合回路を含む回路から構成されていること
を特徴とする半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61084137A JPS62241429A (ja) | 1986-04-14 | 1986-04-14 | 半導体集積回路装置 |
| US07/037,851 US4860148A (en) | 1986-04-14 | 1987-04-13 | Semiconductor integrated circuit device with a protective circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61084137A JPS62241429A (ja) | 1986-04-14 | 1986-04-14 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62241429A JPS62241429A (ja) | 1987-10-22 |
| JPH0529169B2 true JPH0529169B2 (ja) | 1993-04-28 |
Family
ID=13822106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61084137A Granted JPS62241429A (ja) | 1986-04-14 | 1986-04-14 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4860148A (ja) |
| JP (1) | JPS62241429A (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1314946C (en) * | 1989-02-01 | 1993-03-23 | Colin Harris | Protection of analog reference and bias voltage inputs |
| US5265613A (en) * | 1992-04-03 | 1993-11-30 | Telmed, Inc. | Portable non-invasive testing apparatus with logarithmic amplification |
| US5319259A (en) * | 1992-12-22 | 1994-06-07 | National Semiconductor Corp. | Low voltage input and output circuits with overvoltage protection |
| DE69420327T2 (de) * | 1993-06-22 | 2000-03-30 | Koninklijke Philips Electronics N.V., Eindhoven | Halbleiter-Leistungsschaltung |
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| US8476939B1 (en) * | 2010-09-20 | 2013-07-02 | International Rectifier Corporation | Switching power supply gate driver |
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| JP7251351B2 (ja) * | 2019-06-24 | 2023-04-04 | 富士電機株式会社 | ゲート駆動装置及び電力変換装置 |
| JP2021027056A (ja) * | 2019-07-31 | 2021-02-22 | ラピスセミコンダクタ株式会社 | 半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530312B2 (ja) * | 1975-01-16 | 1980-08-09 | ||
| JPS5299786A (en) * | 1976-02-18 | 1977-08-22 | Agency Of Ind Science & Technol | Mos integrated circuit |
| US4594630A (en) * | 1980-06-02 | 1986-06-10 | Electric Power Research Institute, Inc. | Emission controlled current limiter for use in electric power transmission and distribution |
| JPS5714216A (en) * | 1980-06-30 | 1982-01-25 | Mitsubishi Electric Corp | Input protecting circuit |
| US4527213A (en) * | 1981-11-27 | 1985-07-02 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor integrated circuit device with circuits for protecting an input section against an external surge |
| JPS59230298A (ja) * | 1983-06-14 | 1984-12-24 | 林原 健 | 突入電流排除装置 |
| US4533970A (en) * | 1983-06-27 | 1985-08-06 | Motorola, Inc. | Series current limiter |
| US4517618A (en) * | 1983-09-06 | 1985-05-14 | The United States Of America As Represented By The Secretary Of The Air Force | Protection circuitry for high voltage drivers |
-
1986
- 1986-04-14 JP JP61084137A patent/JPS62241429A/ja active Granted
-
1987
- 1987-04-13 US US07/037,851 patent/US4860148A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4860148A (en) | 1989-08-22 |
| JPS62241429A (ja) | 1987-10-22 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |