JPH0531352B2 - - Google Patents
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- JPH0531352B2 JPH0531352B2 JP21375789A JP21375789A JPH0531352B2 JP H0531352 B2 JPH0531352 B2 JP H0531352B2 JP 21375789 A JP21375789 A JP 21375789A JP 21375789 A JP21375789 A JP 21375789A JP H0531352 B2 JPH0531352 B2 JP H0531352B2
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- 238000000926 separation method Methods 0.000 claims description 7
- 238000005070 sampling Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
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Description
【発明の詳細な説明】
〔概要〕
複数のビデオ入力から１つを選択し、選択した
ビデオ信号に同期してデジタル変換するデータ処
理システムにおいて、
ビデオ信号の来ていないビデオ入力端子を選択
することにより同期ができなくなることを解決す
るため、
各ビデオ入力端子にビデオ信号が来ているか否
かを監視し、ビデオ信号が来ていないビデオ入力
端子を選択しないようにし、
これにより、データ処理システムが安定に動作
するようにしたものである。[Detailed Description of the Invention] [Summary] In a data processing system that selects one of a plurality of video inputs and performs digital conversion in synchronization with the selected video signal, a video input terminal to which no video signal is received is selected. In order to solve the problem of not being able to synchronize, monitor whether a video signal is coming to each video input terminal and avoid selecting a video input terminal to which no video signal is coming. It is designed to operate stably.
本発明は、複数のビデオ信号の中から１個のビ
デオ信号を選択して、デジタル画像データの生成
や加工、蓄積を行うデジタル処理システムに関す
るものである。
The present invention relates to a digital processing system that selects one video signal from a plurality of video signals and generates, processes, and stores digital image data.
ビデオ信号から高精度な画像を得るためには、
入力されたビデオ信号の水平同期信号に同期した
クロツクでサンプリングを行わなければならな
い。このサンプリング・クロツクは、通常、
PLL（Phase Locked Loop）回路によつて生成
しているが、入力信号がなくなつた場合、サンプ
リング・クロツクが不安定になる。システム内部
では、このサンプリング・クロツクに同期して処
理を行うため、入力信号がなくなると、システム
全体が不安定になり、異常を来す恐れがある。
To obtain high-precision images from video signals,
Sampling must be performed using a clock synchronized with the horizontal synchronization signal of the input video signal. This sampling clock is typically
It is generated by a PLL (Phase Locked Loop) circuit, but if the input signal is lost, the sampling clock becomes unstable. Inside the system, processing is performed in synchronization with this sampling clock, so if there is no input signal, the entire system may become unstable and malfunction may occur.
ところで、複数のビデオ入力端子を備えるデー
タ処理システムでは、ビデオ入力端子の全てにビ
デオ信号が来ているとは限らず、ビデオ信号のな
いビデオ入力端子を選択可能であると云うこと
は、データ処理システムに異常を来す恐れがあ
り、避けなければならない。
By the way, in a data processing system equipped with multiple video input terminals, not all video input terminals receive video signals, and being able to select a video input terminal without a video signal means that the data processing This may cause system malfunction and must be avoided.
本発明は、この点に鑑みて創作されたものであ
つて、複数のビデオ入力端子の中の１個を選択
し、選択したビデオ入力端子のビデオ信号を処理
するデータ処理システムにおいて、ビデオ信号の
来ていないビデオ入力端子を選択しないようにす
ることを目的としている。 The present invention was created in view of this point, and is a data processing system that selects one of a plurality of video input terminals and processes the video signal of the selected video input terminal. The purpose is to avoid selecting video input terminals that are not available.
第１図は本発明の原理説明図である。本発明の
複数のビデオ入力が可能なデータ処理システム
は、複数のビデオ入力端子１，２，……を持つ選
択回路５と、選択回路５より出力されるビデオ信
号から同期信号を分離する同期分離回路６と、選
択回路５から出力されるビデオ信号をデジタル形
式のビデオ信号に変換するアナログ・デジタル変
換器８と、判定回路９とを具備している。
FIG. 1 is a diagram explaining the principle of the present invention. A data processing system capable of receiving multiple video inputs according to the present invention includes a selection circuit 5 having a plurality of video input terminals 1, 2, . The circuit 6 includes a circuit 6, an analog-to-digital converter 8 that converts the video signal output from the selection circuit 5 into a digital video signal, and a determination circuit 9.
選択回路５は、判定回路９からの入力選択信号
Ｂに従つてビデオ入力端子の選択を行う。 The selection circuit 5 selects a video input terminal according to the input selection signal B from the determination circuit 9.
判定回路９は、入力されているビデオ信号の垂
直同期の期間に他のビデオ入力端子におけるビデ
オ信号の有無を調べ、他のビデオ入力端子を選択
すべきことを指示する入力選択信号Ａが入力され
た時に、ビデオ信号の来ていないビデオ入力端子
を選択しないように構成されている。 The determination circuit 9 checks the presence or absence of a video signal at another video input terminal during the vertical synchronization period of the input video signal, and receives an input selection signal A instructing that another video input terminal should be selected. When a video signal is not received from the video input terminal, the video input terminal is not selected.
入力されるビデオ信号の垂直同期vsの期間に選
択回路５を順番に切換え、判定回路９においてそ
れぞれのビデオ入力端子にビデオ信号が来ている
か否かの判定を行い、記憶しておく。入力選択信
号Ａが別のビデオ入力端子へ変えるように指示し
てきたとき、その別のビデオ入力端子にビデオ信
号が来ていなければ何もせず、ビデオ信号が来て
いればそのまま入力選択信号Ｂとして出し、入力
の切換えを行う。
The selection circuit 5 is sequentially switched during the period of vertical synchronization vs of the input video signal, and the determination circuit 9 determines whether or not a video signal is coming to each video input terminal, and stores the result. When input selection signal A instructs to change to another video input terminal, if no video signal is coming to that other video input terminal, nothing will be done, and if a video signal is coming, it will be used as input selection signal B. output and switch the input.
第２図は本発明の１実施例のブロツク図、第３
図は水平同期信号と垂直同期信号を示す図であ
る。第２図において、１ないし４はビデオ入力端
子、５はアナログ・スイツチ、６は同期分離回
路、７はPLL、８はADコンバータ、９は判定回
路、ａは水平同期信号、ｂは垂直同期信号をそれ
ぞれ示している。
FIG. 2 is a block diagram of one embodiment of the present invention;
The figure is a diagram showing a horizontal synchronization signal and a vertical synchronization signal. In Figure 2, 1 to 4 are video input terminals, 5 is an analog switch, 6 is a synchronization separation circuit, 7 is a PLL, 8 is an AD converter, 9 is a judgment circuit, a is a horizontal synchronization signal, and b is a vertical synchronization signal are shown respectively.
ビデオ入力端子１〜４は、アナログ・スイツチ
５により選択され、選択されたビデオ信号が同期
分離回路６およびＡ／Ｄコンバータ８に送られ
る。同期分離回路６は、垂直同期信号ｂを一定期
間オンにする回路を含んでいる。 Video input terminals 1 to 4 are selected by analog switch 5, and the selected video signal is sent to sync separation circuit 6 and A/D converter 8. The synchronization separation circuit 6 includes a circuit that turns on the vertical synchronization signal b for a certain period of time.
例えば、ビデオ入力端子１が選択され、ビデオ
入力端子１のビデオ信号が入力されている時、こ
のビデオ信号の垂直同期信号ｂの期間にアナロ
グ・スイツチ５をビデオ入力端子２に切り換え
る。ここで、判定回路９は、水平同期信号ａの有
無を一定時間監視する。監視方法としては、同期
分離回路６にて得られる水平同期信号ａによつて
行われる。水平同期信号ａは、NTSC方式の場
合、最大でも63μsに１回立ち上がり信号があるた
め、これを利用して行う。同様にして、ビデオ
３，４についても判定し、結果を記憶して置く。 For example, when video input terminal 1 is selected and a video signal from video input terminal 1 is being input, analog switch 5 is switched to video input terminal 2 during the period of vertical synchronization signal b of this video signal. Here, the determination circuit 9 monitors the presence or absence of the horizontal synchronization signal a for a certain period of time. The monitoring method is performed using the horizontal synchronization signal a obtained by the synchronization separation circuit 6. In the case of the NTSC system, the horizontal synchronization signal a rises once every 63 μs at the most, so this is used. Similarly, videos 3 and 4 are also judged and the results are stored.
この後、システムより入力の変更を指示する信
号が来たとき、判定結果に基づいてビデオ信号が
来ているビデオ入力端子への変更なら指示通りア
ナログ・スイツチを動かし、入力を変更する。ビ
デオ信号がないビデオ入力端子への変更の場合
は、アナログ・スイツチ５を動かさないようにす
る。 After this, when a signal instructing to change the input is received from the system, if the change is to the video input terminal from which the video signal is coming, based on the determination result, the analog switch is operated as instructed to change the input. When changing to a video input terminal that does not have a video signal, do not move the analog switch 5.
第４図は判定回路の構成例を示すブロツク図で
ある。同図において、１０はリトリガラブル・ワ
ンシヨツト回路、１１はパルス発生回路、１２は
カウンタ、１３はデコーダ、１４はエンコーダ、
１５はマルチプレクサ、１６ないし２１はAND
ゲート、D1ないしD3はレジスタをそれぞれ示し
ている。 FIG. 4 is a block diagram showing an example of the configuration of the determination circuit. In the figure, 10 is a retriggerable one-shot circuit, 11 is a pulse generation circuit, 12 is a counter, 13 is a decoder, 14 is an encoder,
15 is a multiplexer, 16 to 21 are AND
Gates and D 1 to D 3 indicate registers, respectively.
第４図は水平同期信号、垂直同期信号は第２図
の信号ａ，ｂに相当する。リトリガラブル・ワン
シヨツト回路１０は、垂直同期信号にエネーブル
状態になるもきであり、例えば74LS122と呼ばれ
るICを使用することが出来る。リトリガラブ
ル・ワンシヨツト回路１０は、入力信号の変化
（０→１または１→０）によつて一定期間出力信
号が変化したままとなり、この間に次の入力信号
の変化があると、その時点より再び一定期間、出
力信号が変化したままとなる。本発明では、出力
の一定期間を63μs以上とすることで、入力信号
（水平同期信号）がある限り、出力は変化したま
まとなる。パルス発生回路１１は、水平同期周期
×２以上の周期でパルスを発生するものである。
カウンタ１２は、パルス入力によつてカウント・
アツプする。カウンタ１２のデコード出力ｌ，
ｍ，ｎはレジスタ選択のために使用され、カウン
タ１２のエンコード出力ｐ，ｑはアナログ・スイ
ツチの切換えのために使用される。レジスタD1，
D2，D3は、１ビツトのレジスタであり、ビデオ
信号の有無はレジスタD1ないしD3の中に記憶さ
れる。デコーダ１３は、2to4デコーダである。エ
ンコーダ１４は、4to2エンコーダである。 The horizontal synchronizing signal in FIG. 4 and the vertical synchronizing signal correspond to signals a and b in FIG. 2. The retriggerable one-shot circuit 10 is enabled by a vertical synchronization signal, and can use an IC called 74LS122, for example. In the retriggerable one-shot circuit 10, the output signal remains changed for a certain period of time due to a change in the input signal (from 0 to 1 or 1 to 0), and if the next input signal changes during this period, it becomes constant again from that point onwards. The output signal remains unchanged for a period of time. In the present invention, by setting the fixed output period to 63 μs or more, the output remains unchanged as long as there is an input signal (horizontal synchronization signal). The pulse generating circuit 11 generates pulses at a period equal to or greater than the horizontal synchronization period x 2.
The counter 12 counts and receives pulse input.
rise. Decode output l of counter 12,
m, n are used for register selection, and encoded outputs p, q of counter 12 are used for switching analog switches. register D 1 ,
D 2 and D 3 are 1-bit registers, and the presence or absence of a video signal is stored in registers D 1 to D 3 . Decoder 13 is a 2to4 decoder. Encoder 14 is a 4to2 encoder.
第４図の回路の動作を説明する。回路動作は、
前提としてビデオ入力端子１には必ず水平同期信
号および垂直同期信号が来ているものとする。第
４図において、垂直同期信号のブランキング期間
中にパルス発生回路１１の出力によつてパルスを
カウンタ１２に与え、そのエンコーダ出力でアナ
ログ・スイツチ５を切り換える信号ｐ，ｑを作
る。垂直同期信号で切り換えるマルチプレクサ１
５を経由して、信号ｐ，ｑをアナログ・スイツチ
５に与え、一旦、アナログ・スイツチ５を切り換
えてその時点での水平同期信号の有無を検出す
る。垂直同期信号のブランキング期間が終了する
と、マルチプレクサ１５は、エンコーダ１４の入
力が有効になる。それと共に、パルス発生回路１
１は停止し、リトリガラブル・ワンシヨツト回路
１１も停止するため、レジスタD1〜D3への入力
も行われない。 The operation of the circuit shown in FIG. 4 will be explained. The circuit operation is
As a premise, it is assumed that a horizontal synchronizing signal and a vertical synchronizing signal always arrive at the video input terminal 1. In FIG. 4, during the blanking period of the vertical synchronizing signal, a pulse is given to the counter 12 by the output of the pulse generating circuit 11, and signals p and q for switching the analog switch 5 are generated by the encoder output. Multiplexer 1 switched by vertical synchronization signal
5, the signals p and q are applied to the analog switch 5, and the analog switch 5 is once switched to detect the presence or absence of the horizontal synchronization signal at that time. When the blanking period of the vertical synchronization signal ends, the input of the encoder 14 to the multiplexer 15 becomes valid. At the same time, the pulse generation circuit 1
1 is stopped and the retriggerable one-shot circuit 11 is also stopped, so that no input is made to the registers D1 to D3 .
いま、垂直同期信号のブランキング期間中に、
信号ｐ，ｑでビデオ入力端子２に切り換えたとす
ると、同時に信号線ｌが有効となり、ビデオ入力
端子２に水平同期信号があればリトリガラブル・
ワンシヨツト回路１０に水平同期信号が入力され
るので、レジスタD1はセツトされ、記憶される。
レジスタD1がセツトされていれば、その出力は
有効となり、入力選択回路から送られて来るビデ
オ入力端子２に切り換えるべきことを指示する入
力選択信号はANDゲート１９によつて有効とな
り、切り換えることが可能となる。 Now, during the blanking period of the vertical synchronization signal,
When switching to video input terminal 2 using signals p and q, signal line l becomes valid at the same time, and if there is a horizontal synchronization signal at video input terminal 2, retriggerable
Since the horizontal synchronizing signal is input to the one shot circuit 10, the register D1 is set and stored.
If register D 1 is set, its output is enabled, and the input selection signal sent from the input selection circuit, which instructs video input terminal 2 to switch, is enabled by AND gate 19 and cannot be switched. becomes possible.
もし、ビデオ入力端子２に同期信号が来ていな
ければ、リトリガラブル・ワンシヨツト回路１０
の出力はLOWとなり、レジスタD1はセツトされ
ないため、“０”が記憶され、垂直同期のブラン
ギング期間終了後に、入力選択信号がきてもエン
コーダ１４は動作しないので、アナログ・スイツ
チ５は駆動されない。 If the synchronization signal does not come to the video input terminal 2, the retriggerable one-shot circuit 10
Since the output of is LOW and the register D1 is not set, "0" is stored, and even if the input selection signal is received after the vertical synchronization blanging period ends, the encoder 14 does not operate, so the analog switch 5 is not driven.
以上の説明から明らかなように、本発明によれ
ば、入力信号の有無を監視することにより、入力
信号の無い入力を選択できなくなり、システムが
安定して動作するようになる。
As is clear from the above description, according to the present invention, by monitoring the presence or absence of an input signal, it becomes impossible to select an input without an input signal, and the system operates stably.
第１図は本発明の原理説明図、第２図は本発明
の１実施例のブロツク図、第３図は水平同期信号
と垂直同期信号を示す図、第４図は判定回路の構
成例を示すブロツク図である。
１ないし４……ビデオ入力端子、５……アナロ
グ・スイツチ、６……同期分離回路、７……
PLL、８……ADコンバータ、９……判定回路、
ａ……水平同期信号、ｂ……垂直同期信号、１０
……リトリガラブル・ワンシヨツト回路、１１…
…パルス発生回路、１２……カウンタ、１３……
デコーダ、１４……エンコーダ、１５……マルチ
プレクサ、１６ないし２１……ANDゲート、D1
ないしD3……レジスタ。
FIG. 1 is a diagram explaining the principle of the present invention, FIG. 2 is a block diagram of an embodiment of the present invention, FIG. 3 is a diagram showing a horizontal synchronization signal and a vertical synchronization signal, and FIG. 4 is a configuration example of a determination circuit. FIG. 1 to 4...Video input terminal, 5...Analog switch, 6...Sync separation circuit, 7...
PLL, 8...AD converter, 9...judgment circuit,
a...Horizontal synchronization signal, b...Vertical synchronization signal, 10
...Retriggerable one-shot circuit, 11...
...Pulse generation circuit, 12...Counter, 13...
Decoder, 14... Encoder, 15... Multiplexer, 16 to 21... AND gate, D 1
Or D 3 ...Register.
Claims (1)
同期信号に同期したサンプリング周波数でビデ
オ・データをデジタル変換し、処理するデータ処
理システムであつて、 複数のビデオ入力端子１，２，……を持つ選択
回路５と、 選択回路５より出力されるビデオ信号から同期
信号を分離する同期分離回路６と、 選択回路５から出力されるビデオ信号をデジタ
ル形式のビデオ信号に変換するアナログ・デジタ
ル変換器８と、 判定回路９と を具備し、 選択回路５は、判定回路９からの入力選択信号
Ｂに従つてビデオ入力端子の選択を行うように構
成され、 判定回路９は、入力されているビデオ信号の垂
直同期の期間に他のビデオ入力端子におけるビデ
オ信号の有無を調べ、他のビデオ入力端子を選択
すべきことを指示する入力選択信号Ａが入力され
た時に、ビデオ信号の来ていないビデオ入力端子
を選択しないように構成されている ことを特徴とする複数のビデオ入力が可能なデー
タ処理システム。[Claims] 1. A data processing system that inputs a video signal and converts and processes the video data into digital data at a sampling frequency synchronized with the horizontal or vertical synchronization signal, comprising: a plurality of video input terminals 1 and 2; , ..., a sync separation circuit 6 that separates the sync signal from the video signal output from the selection circuit 5, and an analog sync separation circuit 6 that converts the video signal output from the selection circuit 5 into a digital video signal. - Comprising a digital converter 8 and a determination circuit 9, the selection circuit 5 is configured to select a video input terminal according to the input selection signal B from the determination circuit 9, and the determination circuit 9 is configured to select a video input terminal according to the input selection signal B from the determination circuit 9. The presence or absence of video signals at other video input terminals is checked during the vertical synchronization period of the video signal currently in use, and when input selection signal A is input, which instructs that another video input terminal should be selected, the video signal is A data processing system capable of multiple video inputs, characterized in that the data processing system is configured not to select a video input terminal that is not present.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21375789A JPH0377484A (en) | 1989-08-19 | 1989-08-19 | Data processing system capable of inputting plural video inputs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21375789A JPH0377484A (en) | 1989-08-19 | 1989-08-19 | Data processing system capable of inputting plural video inputs |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0377484A JPH0377484A (en) | 1991-04-03 |
| JPH0531352B2 true JPH0531352B2 (en) | 1993-05-12 |
Family
ID=16644526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21375789A Granted JPH0377484A (en) | 1989-08-19 | 1989-08-19 | Data processing system capable of inputting plural video inputs |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0377484A (en) |
-
1989
- 1989-08-19 JP JP21375789A patent/JPH0377484A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0377484A (en) | 1991-04-03 |
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