JPH0533558B2 - - Google Patents
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- JPH0533558B2 JPH0533558B2 JP61120130A JP12013086A JPH0533558B2 JP H0533558 B2 JPH0533558 B2 JP H0533558B2 JP 61120130 A JP61120130 A JP 61120130A JP 12013086 A JP12013086 A JP 12013086A JP H0533558 B2 JPH0533558 B2 JP H0533558B2
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- board
- expansion
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Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、マザーボード上に実装される基板を
増設する基板増設方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a board extension method for adding boards mounted on a motherboard.
(従来の技術)
一般に、複数のプリント基板同志を相互接続す
るための結線を行なつたボードは、通称マザーボ
ードと呼ばれている。このようなマザーボード上
に実装される基板を増設する従来の方式は、基本
的に、マザーボードの基板挿入ラツク内に増設基
板用スロツトを設け、このスロツトに増設基板を
挿入するというものである。この場合、増設基板
複数の回路ブロツク(インタフエース回路のブロ
ツク)の統合によりある1つの決められた回路構
成をもち、プリント配線により固定化されてい
る。従つて、異なる回路構成をもつ増設基板の挿
入を適宜変えることにより、各基板から成る全体
の回路構成に拡張性をもたせることができる。(Prior Art) Generally, a board on which connections are made for interconnecting a plurality of printed circuit boards is commonly called a motherboard. The conventional method of adding a board mounted on such a motherboard is basically to provide a slot for the extension board in the board insertion rack of the motherboard, and insert the extension board into this slot. In this case, the expansion board has one fixed circuit configuration by integrating a plurality of circuit blocks (interface circuit blocks), and is fixed by printed wiring. Therefore, by changing the insertion of additional boards having different circuit configurations as appropriate, the entire circuit configuration made up of each board can be made expandable.
このような基板増設方式において、増設基板用
スロツトの設置方式に着目すると、
(i) 最大増設基板数と同数の増設基板用スロツト
を設ける方式:換言すれば、1種類の増設基板
について1つの増設基板用スロツトを設ける方
式と、
(ii) 必要最小限の増設基板用スロツトを設ける方
式:換言すれば、1つの増設基板用スロツトに
複数種類の増設基板が接続可能な方式、
の以上2つに分けられる。 In such a board expansion method, focusing on the installation method of slots for expansion boards, (i) A method of providing the same number of expansion board slots as the maximum number of expansion boards: In other words, one expansion board slot is installed for one type of expansion board. (ii) A method of providing a slot for the minimum necessary number of expansion boards: In other words, a method of connecting multiple types of expansion boards to one expansion board slot. Can be divided.
(発明が解決しようとする問題点)
しかしながら、上記従来の基板増設方式にあつ
ては、以下の問題点がある。(Problems to be Solved by the Invention) However, the above conventional board expansion method has the following problems.
(イ) 前記(i)の増設基板用スロツトの設置方式によ
る基板増設方式では、増設基板の数が多い場合
はその数に応じて増設基板用スロツトをマザー
ボードの基板挿入ラツク内に設ける必要がある
ため、基板挿入ラツクの容積が大きくなり、結
果的に装置全体の外形寸法が大きくなるという
問題点がある。(b) In the board expansion method using the expansion board slot installation method described in (i) above, if there are a large number of expansion boards, it is necessary to provide slots for expansion boards in the board insertion rack of the motherboard according to the number. Therefore, there is a problem in that the volume of the board insertion rack becomes large, and as a result, the external dimensions of the entire device become large.
(ロ) 前記(i)及び(ii)の設置方式による基板増設方式
では、いずれも、1枚の増設基板が複数のイン
タフエース回路ブロツクより構成されている場
合は、仕様によつて変更するインタフエース回
路ブロツクの組合せにより、その都度、増設基
板を新規開発しなければならないという問題点
がある。(b) In both the board expansion methods using the installation methods (i) and (ii) above, if one expansion board is composed of multiple interface circuit blocks, the There is a problem in that a new expansion board must be developed for each combination of Ace circuit blocks.
従つて、本発明はこのような問題点を解決し、
基板挿入ラツクの容積を必要最小限に抑え、各種
回路構成(特に、インタフエース回路)の増設を
柔軟かつ効率的に実現することを目的とする。 Therefore, the present invention solves these problems and
The purpose is to suppress the volume of the board insertion rack to the necessary minimum and realize expansion of various circuit configurations (especially interface circuits) flexibly and efficiently.
(問題点を解決するための手段)
本発明は、マザーボード上に実装される基板を
増設する際、マザーボードの基板挿入ラツク内に
設けられた増設基板用スロツトに増設基板を挿入
する基板増設方式に係る。(Means for Solving the Problems) The present invention provides a board expansion method in which, when adding a board to be mounted on a motherboard, the board is inserted into an extension board slot provided in a board insertion rack of the motherboard. It depends.
本発明はこのような基板増設方式において、増
設基板は、複数の同一仕様のコネクタを具備する
標準インタフエース接合部と、前記コネクタに挿
入される複数のインタフエース基板からなるイン
タフエース基板部と、増設基板用スロツトと前記
コネクタに挿入されたインタフエース基板部との
間の信号の授受を制御するベース基板部とを具備
して構成される。 The present invention provides such a board expansion method, in which the expansion board includes: a standard interface joint portion having a plurality of connectors having the same specifications; an interface board portion including a plurality of interface boards inserted into the connector; The connector is configured to include a base board section that controls the transmission and reception of signals between an expansion board slot and an interface board section inserted into the connector.
(作用)
本発明は1つの増設基板に、複数の同一仕様の
コネクタを具備しているので、このコネクタに挿
入されるインタフエース基板を設計に応じて適宜
交換すれば、1つの増設基板でいく通りものイン
タフエース回路の組合せが実現できる。そして、
このようなインタフエース基板と制御側の中央処
理装置との間の信号の授受を、ベース基板部の制
御のもとに行なう。(Function) Since the present invention includes a plurality of connectors with the same specifications on one extension board, if the interface board inserted into this connector is replaced as appropriate according to the design, one extension board can be used. A combination of street interface circuits can be realized. and,
Signals are exchanged between the interface board and the central processing unit on the control side under the control of the base board section.
(実施例)
以下、本発明の実施例を図面を参照して詳細に
説明する。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第1図は本発明の一実施例を示すブロツク図、
及び第2図は第1図中の標準インタフエース接合
部周辺の詳細な回路図である。同図において、マ
ザーボードの基板挿入ラツクには2つの増設基板
用スロツト7a,7bが設けられている。これら
の増設基板用スロツト7a,7bは同一仕様に従
つて構成されている。すなわち、図示しない中央
処理装置(以下、CPUと略す)等から送出され
てくる各種信号は、増設基板用スロツト7a,7
b共に所定の信号端子に同じように供給される。
従つて、後述する増設基板6は増設基板用スロツ
ト7a,7bのいずれにも接続可能である。ま
た、増設基板6が複数ある場合でも、後述するよ
うに増設基板の接続部14のピン配置は同一であ
るため、どの基板増設用スロツトにも同じように
挿入可能である。 FIG. 1 is a block diagram showing one embodiment of the present invention;
2 is a detailed circuit diagram around the standard interface junction in FIG. 1. In the figure, two expansion board slots 7a and 7b are provided in the board insertion rack of the motherboard. These expansion board slots 7a and 7b are constructed according to the same specifications. That is, various signals sent from a central processing unit (hereinafter abbreviated as CPU), etc., not shown, are sent to the expansion board slots 7a, 7.
Both signals b are supplied to predetermined signal terminals in the same way.
Therefore, an additional board 6, which will be described later, can be connected to either of the additional board slots 7a, 7b. Further, even if there are a plurality of expansion boards 6, since the pin arrangement of the connecting portion 14 of each expansion board is the same as described later, they can be inserted into any expansion board slot in the same way.
増設基板6は大別して、ベース基板部1、標準
インタフエース接合部2及びインタフエース基板
部3の3つの部分から成る。これらの概要を説明
すると、インタフエース基板部3は4つのインタ
フエース基板3a〜3dを具備し、各インタフエ
ース基板3a〜3dはそれぞれ各基板固有のイン
タフエース回路を具備する。標準インタフエース
接合部2は4つのコネクタ2a〜2dを具備し、
これらのコネクタ2a〜2dにインタフエース基
板3a〜3dがそれぞれ挿入されている。ベース
基板部1はCPUから増設基板用スロツト7a又
は7bを介して送られてくるすべての信号をコネ
クタ14を介して受けとり、また増設基板6から
接続部14及び増設基板用スロツトを介して
CPUに送出する。更に、ベース基板部1はイン
タフエース基板3a〜3dを選択するための選択
信号や、インタフエース基板3a〜3dに共通し
て必要なタイミング信号及び固有のタイミング信
号等を作成する。 The expansion board 6 is roughly divided into three parts: a base board part 1, a standard interface joint part 2, and an interface board part 3. Briefly, the interface board unit 3 includes four interface boards 3a to 3d, and each interface board 3a to 3d includes an interface circuit unique to each board. The standard interface joint 2 comprises four connectors 2a to 2d,
Interface boards 3a-3d are inserted into these connectors 2a-2d, respectively. The base board section 1 receives all the signals sent from the CPU through the expansion board slot 7a or 7b through the connector 14, and also receives all the signals sent from the expansion board 6 through the connection part 14 and the expansion board slot.
Send to CPU. Further, the base board section 1 generates a selection signal for selecting the interface boards 3a to 3d, a timing signal common to the interface boards 3a to 3d, a timing signal unique to the interface boards 3a to 3d, and the like.
このために、ベース基板部1はアドレスデコー
ダ4や応答回路5を具備する。アドレスデコーダ
4は増設基板用スロツト7a又は7bから接続部
14を介して受取つたアドレス信号に従い、イン
タフエース基板3a〜3dを選択する選択信号1
2を作成し、標準インタフエース接合部2に出力
する。応答回路5はインタフエース基板3a〜3
dが選択されたときに、その応答として図示しな
い選択側のCPUに出力する各基板に特有のタイ
ミング信号を作成する。その他、ベース基板部1
は各インタフエース基板3a〜3dに対応した読
出し信号であるA信号10や各インタフエース基
板3a〜3dが標準インタフエース接合部2に接
続状態か否かを判別するためのB信号等のインタ
フエース信号を搬送し、更にはCPUと各インタ
フエース基板3a〜3dとの間のデータをバス1
5を介して搬送する。尚、接続部14のピン配置
は各増設基板6に共通であり、所定のピンには所
定の信号が供給される。 For this purpose, the base board section 1 includes an address decoder 4 and a response circuit 5. The address decoder 4 receives a selection signal 1 for selecting one of the interface boards 3a to 3d according to the address signal received from the expansion board slot 7a or 7b via the connection part 14.
2 is created and output to the standard interface junction section 2. The response circuit 5 is the interface board 3a to 3.
When d is selected, a timing signal unique to each board is created to be output to a CPU on the selection side (not shown) as a response. Others, base board part 1
are interface signals such as the A signal 10 which is a read signal corresponding to each interface board 3a to 3d and the B signal for determining whether each interface board 3a to 3d is connected to the standard interface joint part 2. The bus 1 carries signals and also transfers data between the CPU and each interface board 3a to 3d.
5. Note that the pin arrangement of the connecting portion 14 is common to each expansion board 6, and a predetermined signal is supplied to a predetermined pin.
標準インタフエース接合部2a〜2dはすべて
同一のコネクタを使用しており、ベース基板部1
とインタフエース基板3a〜3dを接続するため
に必要最小限のピン数を有している。標準インタ
フエース接合部2a〜2dはインタフエース基板
3a〜3dのどの組合せによつても接続可能とな
つている。すなわち、所定のピンには所定の信号
が供給される。 The standard interface joints 2a to 2d all use the same connector, and the base board part 1
It has the minimum number of pins necessary for connecting the interface boards 3a to 3d. Standard interface joints 2a-2d can be connected to any combination of interface boards 3a-3d. That is, a predetermined signal is supplied to a predetermined pin.
インタフエース基板部3はインタフエース基板
3a〜3d共に標準インタフエース接合部2と接
続するためのコネクタ部及びいくつかのインタフ
エース信号だけが共通であり、内部の回路はイン
タフエース基板独自のものである。各インタフエ
ース基板3a〜3dは、第2図に示すように、そ
のインタフエースを行なうユニツトを判別するた
めのユニツト判別回路9を有する。ユニツト判別
回路9はバツフア8とスイツチ16を有し、スイ
ツチ16のオン/オフを選択することによりユニ
ツト番号(インタフエース基板固有の番号)を設
定することができる。そして、ベース基板部1か
らのA信号10が標準インタフエース接合部2を
介してバツフア8に供給され、スイツチ16で設
定されたユニツト番号がこのバツフア8から内部
バス17及び標準インタフエース接合部2を介し
てベース基板部1側に送出される。また、各イン
タフエース基板3a〜3dはベース基板部1側に
B信号11を送出するための接続判別回路13を
有する。接続判別回路13は、対応するインタフ
エース基板部3a〜3dが接続状態のときは設置
電圧をB信号11として供給する。更に、ベース
基板部1からの選択信号12は、CS信号として
内部回路に供給される。 The interface board section 3 has the same connector part for connecting to the standard interface joint section 2 and some interface signals as the interface boards 3a to 3d, and the internal circuit is unique to the interface board. be. As shown in FIG. 2, each interface board 3a-3d has a unit discrimination circuit 9 for discriminating the unit that performs the interface. The unit discrimination circuit 9 has a buffer 8 and a switch 16, and by turning on/off the switch 16, a unit number (a number unique to the interface board) can be set. Then, the A signal 10 from the base board section 1 is supplied to the buffer 8 via the standard interface joint 2, and the unit number set by the switch 16 is transferred from this buffer 8 to the internal bus 17 and the standard interface joint 2. It is sent out to the base substrate section 1 side via. Further, each interface board 3a to 3d has a connection determination circuit 13 for sending out a B signal 11 to the base board section 1 side. The connection determination circuit 13 supplies the installation voltage as the B signal 11 when the corresponding interface board parts 3a to 3d are in the connected state. Further, the selection signal 12 from the base board section 1 is supplied to the internal circuit as a CS signal.
(発明の効果)
以上説明したように、本発明によれば全インタ
フエース基板部が、どの標準インタフエース接合
部とも接続可能であるため、従来の複数のインタ
フエース回路がパターンにより固定化されている
増設基板に比べ、同じ1枚の増設基板で大幅なイ
ンタフエースの組合せが可能となる。また、1枚
の増設基板にn個のインタフエースを含んだ回路
構成の大きな増設基板全てを作り直さなければな
らないのに対し、本発明による増設基板において
は、用意されたインタフエースが単一な回路構成
が小さなインタフエース基板部を接続変更するだ
けですむという大きな利点がある。(Effects of the Invention) As explained above, according to the present invention, all the interface board parts can be connected to any standard interface joint part, so that the conventional plural interface circuits are fixed by patterns. Compared to conventional expansion boards, a large number of interface combinations are possible with the same expansion board. In addition, whereas it is necessary to remanufacture all expansion boards with large circuit configurations that include n interfaces on one expansion board, in the expansion board according to the present invention, the prepared interface is a single circuit. This has the great advantage that it is only necessary to change the connection of the interface board section, which has a small configuration.
第1図は本発明の一実施例のブロツク図、及び
第2図は本実施例の標準インタフエース接合部2
周辺の詳細な回路図である。
1…ベース基板部、2…標準インタフエース接
合部、2a〜2d…コネクタ、3…インタフエー
ス基板部、3a〜3d…インタフエース基板部、
4…アドレスデコーダ、5…応答回路、6…増設
基板、7a,7b…増設基板用スロツト、8…バ
ツフア、9…ユニツト判別回路、10…A信号、
11…B信号、12…選択信号、13…接続判別
回路、14…接続部、15…バス、16…スイツ
チ、17…内部バス。
FIG. 1 is a block diagram of one embodiment of the present invention, and FIG. 2 is a standard interface joint 2 of this embodiment.
It is a detailed circuit diagram of the periphery. DESCRIPTION OF SYMBOLS 1... Base board part, 2... Standard interface joint part, 2a-2d... Connector, 3... Interface board part, 3a-3d... Interface board part,
4...Address decoder, 5...Response circuit, 6...Extension board, 7a, 7b...Slot for extension board, 8...Buffer, 9...Unit discrimination circuit, 10...A signal,
11...B signal, 12...selection signal, 13...connection determination circuit, 14...connection section, 15...bus, 16...switch, 17...internal bus.
Claims (1)
際、マザーボードの基板挿入ラツク内に設けられ
た増設基板用スロツトに増設基板を挿入する基板
増設方式において、 増設基板は、複数の同一仕様のコネクタを具備
する標準インタフエース接合部と、 前記コネクタに挿入される複数のインタフエー
ス基板を有するインタフエース基板部と、 増設基板用スロツトと前記コネクタに挿入され
たインタフエース基板部との間の信号の授受を制
御するベース基板部と、 を具備して構成されることを特徴とする基板増設
方式。 2 前記インタフエース基板部は、該インタフエ
ース基板部に固有のユニツト番号を設定して出力
するためのユニツト判別回路と、当該インタフエ
ース基板部がコネクタに接続状態かどうかを判別
するための信号を出力する接続判別回路とを具備
することを特徴とする特許請求の範囲第1項に記
載の基板増設方式。 3 前記増設基板用スロツトを複数設ける場合、
すべての増設基板用スロツトを同一仕様とするこ
とを特徴とする特許請求の範囲第1項に記載の基
板増設方式。[Scope of Claims] 1. In a board expansion method in which an expansion board is inserted into an expansion board slot provided in a board insertion rack of the motherboard when adding a board to be mounted on a motherboard, the expansion board includes a plurality of expansion boards. A standard interface joint section having connectors of the same specifications, an interface board section having a plurality of interface boards inserted into the connector, and an expansion board slot and an interface board section inserted into the connector. A board expansion method characterized by comprising: a base board section that controls the transmission and reception of signals between the parts; 2. The interface board section includes a unit determination circuit for setting and outputting a unique unit number for the interface board section, and a signal for determining whether or not the interface board section is connected to the connector. The board expansion method according to claim 1, further comprising a connection determination circuit that outputs an output. 3. When providing a plurality of slots for the expansion board,
2. The board expansion method according to claim 1, wherein all slots for expansion boards have the same specifications.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61120130A JPS62277799A (en) | 1986-05-27 | 1986-05-27 | Method of extension of substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61120130A JPS62277799A (en) | 1986-05-27 | 1986-05-27 | Method of extension of substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62277799A JPS62277799A (en) | 1987-12-02 |
| JPH0533558B2 true JPH0533558B2 (en) | 1993-05-19 |
Family
ID=14778714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61120130A Granted JPS62277799A (en) | 1986-05-27 | 1986-05-27 | Method of extension of substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62277799A (en) |
-
1986
- 1986-05-27 JP JP61120130A patent/JPS62277799A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62277799A (en) | 1987-12-02 |
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