JPH0546126B2

JPH0546126B2 -

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Publication number: JPH0546126B2
Application number: JP60025095A
Authority: JP
Inventors: Doruka Tanku
Original assignee: Intersil Inc
Current assignee: Intersil Corp
Priority date: 1984-02-13
Filing date: 1985-02-12
Publication date: 1993-07-13
Also published as: EP0153610A3; JPS60242727A; EP0153610B1; US4639715A; DE3580493D1; EP0153610A2

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、アナログ・デイジタル変換器に関す
る。

〔従来技術とその問題点〕

アナログ・デイジタル変換器は、アナログ入力
信号をデイジタル表示（通常は２進数）に変換す
る回路である。これらの回路の出力のビツト数は
さまざまであり、最大の出力ヒツト数を有する回
路が、最大可能精度を有することになる。

フラツシユ変換器（flash converter）として
知られている形式の変換器回路においては、デイ
ジタル出力のすべてのビツト（または１群のビツ
ト）が並列に計算されるので、変換が極めて高速
に行なわれる。しかし、フラツシユ変換器の回路
は、高分解能の出力を必要とする応用において
は、極めて大形になりやすい。例えば、２ビツト
の出力を有する代表的な設計によるフラツシユ変
換器（第１図）は、直列に接続された４つの等し
い抵抗と４つの比較器とを有し、それぞれの比較
器の１入力は対応する抵抗に接続されている。抵
抗の両端間に印加される参照電圧は４つの比較器
に対して４つの相異なる段階的に増加する参照電
圧を供給し、４つの比較器はこれらの電圧レベル
をアナログ入力信号と比較する。組合わされた論
理回路がこれらの比較器の出力を、アナログ入力
信号の２ビツトのデイジタル表示に変換する。

一般に、フラツシユ変換器に用いられる比較器
の数は、出力のビツト数が１つ増すごとに２倍に
増加する。従つて、３ビツトのフラツシユ変換器
は通常８個の比較器を有し、４ビツトのフラツシ
ユ変換器は16個の比較器を有する。従つて、多数
の出力ビツトを必要とする高精度の応用において
は、フラツシユ変換器が実現不可能なほど大形化
しかつ複雑化することが容易に理解される。

回路の複雑さを減少させるために、ある変換器
では、シーケンス動作を行なうフラツシユ変換器
回路が利用された。このような回路の１例として
は、National SemiconductorのADC0820という
８ビツトの、高速度マイクロプロセツサと併用可
能な、アナログ・デイジタル（Ａ／Ｄ）変換回路
（第２図）がある。この回路は、電圧入力信号を
８ビツトのデイジタル表示に変換するのである
が、その際、「半フラツシユ（half−flash）」技
術を用いて一時に４ビツトずつ変換する。この回
路は２つの４ビツトフラツシユ変換器回路を有
し、その１つは、まず最上位の４ビツトを計算す
る。この最上位の４ビツトのアナログ値が、アナ
ログ入力信号から減算されてアナログ差すなわち
アナログ残差信号（剰余電圧信号）が発生され
る。この減算の後、第２の４ビツトフラツシユ変
換器が、アナログ残差信号から最下位の４ビツト
を計算する。

National Semiconductorの回路の各フラツシ
ユ変換器は16個の比較器を有し、合計32個の比較
器が用いられている。これは、直接的なフラツシ
ユ変換器が256個の比較器を必要とするのに比べ
ると、かなりの節約になつている。しかし、
National Semiconductorの回路に用いられてい
る回路の構成も、高分解能出力が所望される場合
には、極めて大形のものになりうる。例えば、10
ビツトの出力にすれば、必要な比較器の数は２倍
になり、64個の比較器を要することになる。従つ
て、高分解能出力を有し、しかも比較的に複雑で
ない変換器回路が要求される。

従来の変換器回路の他の１つの欠点は、この回
路に対する参照電圧の１つの極性が、通常、最大
スケール入力（full scale input）の極性を決定
することである。最大スケール入力とは、変換器
回路の最大スケール２進出力（通常全てが１であ
るもの）を発生させるアナログ入力信号の大きさ
および極性として定義される。例えば、もし入力
信号最上０ボルトから最大＋５ボルトの範囲にあ
れば、多くの従来技術の回路においては、最大ス
ケール入力を＋５ボルトとして定めるために、＋
５ボルトの参照電圧を用いなくてはならない。他
方、−５ボルトの最大スケール入力は、しばしば
負の参照電圧を必要とする。同様にして、代表的
には、第２参照電圧入力が、最小スケール２進出
力（minimum or low scale binary output）
（通常全てが０であるもの）を発生させる最小ス
ケール入力の極性を画定する。

従つて、変換器の入力範囲を適正に画定するた
めには、変換器回路に対する入力として使用しう
る特定の極性をもつた１つまたはそれ以上の参照
電圧が通常必要となる。多くの装置においては、
適当な極性の参照電圧が常に容易に得られるとは
限らない。余分の所要の参照電圧の極性を用意す
るためには、特定の装置のための費用および複雑
さが増加することになる。

〔発明の目的と問題点を解決するための手段及びその作用〕

本発明の目的は、動作が高速度で、かつ比較的
複雑でない、改良された高分解能のアナログ・デ
イジタル変換器を提供することである。

本発明の他の１つの目的は、入力の範囲の極性
が、参照入力の極性と無関係に選択できる改良さ
れたアナログ・デイジタル変換器を提供すること
である。

これらの、およびその他の、諸目的および諸利
点は、デイジタル出力の高位ビツトおよび低位ビ
ツトの双方を発生するために同一のフラツシユ変
換器回路を用いる改良されたアナログ・デイジタ
ル変換器によつて達成される。このフラツシユ変
換器回路によつて高位ビツトが発生された後、こ
れらの高位ビツトに対応するアナログ電圧がアナ
ログ入力信号から減算され、残差信号（剰余電圧
信号）が発生される。この残差信号に高位ビツト
のビツト位置に対応する係数を乗算することによ
り、積信号が発生される。この積信号が再び上記
の同一のフラツシユ変換器回路に印加されること
によりフラツシユ変換回路は次に低位ビツトを発
生する。同一のフラツシユ変換器回路を用いて高
位ビツトおよび低位ビツトの双方を発生するの
で、アナログ・デイジタル変換回路の大きさは著
しく減少する。

本発明の他の１つの特徴は、最大スケール入力
および最小スケール入力の極性が、参照入力と同
じかあるいは反対の極性を持つようにプログラム
されうることである。図示された実施例において
は、変換器回路は入力切換形比較器アレイを含ん
でおり、このアレイによつて参照信号および入力
信号が入力される順序は、参照入力の１つの極性
と、その参照入力の極性と所望の入力範囲の極性
との間の対応との関数になつている。入力信号と
参照信号との入力順序を変えることにより、最大
スケールアナログ入力信号（および最小スケール
アナログ入力信号）の極性は、参照入力の極性と
無関係に設定することができる。従つて、この変
換回路は、所望の入力範囲の極性を得るために特
定の参照入力の極性を必要としない。

〔実施例〕

第１図には、従来技術のアナログ・デイジタル
フラツシユ変換器回路が、全体的に１０で示され
ている。このフラツシユ変換器回路１０（今後フ
ラツシユ変換器１０と呼称する）は、アナログ入
力電圧信号V_INのための第１入力１２を有する。
参照電圧V_REFは、第２入力１４から入力される。
参照電圧V_REFは、直列に接続された４つの等しい
抵抗１６ａ−１６ｄに印加され、1/4V_REFから
V_REFまでの４つの段階的に増加する参照電圧を生
ずる。

フラツシユ変換器１０は、さらに４つの比較器
１８ａ−１８ｄを有し、これらの比較器のそれぞ
れの第２入力は、直列に接続された４つの抵抗１
６ａ−１６ｄのそれぞれの１端部に接続されてお
り、またそれぞれの第１入力はアナログ電圧入力
１２に接続されている。各比較器は、アナログ入
力電圧V_INを段階的に増加する４つの参照電圧の
１つと比較し、その比較の結果に従つて、高レベ
ル出力または低レベル出力を発生する。このよう
にして、これらの比較器は、アナログ入力信号
V_INが接地電位と1/4V_REFとの間にあるか、1/4
V_REFと1/2V_REFとの間にあるかなどを決定する。
エンコーダ回路２０は、比較器１８ａ−１８ｄの
出力から、BIT₁およびBIT₀で示された２ビツト
のデイジタル出力を発生する。例えば、もしアナ
ログ入力電圧V_INが1/4V_REFよりも小ならば、エン
コーダ回路２０は00₂を出力する。エンコーダ２
０のこの出力00₂は、ゼロ出力または最小スケー
ル出力と呼ばれる。もし、アナログ入力信号V_IN
が3/4V_REFよりも大ならば、エンコーダ回路２０
は、最大スケール出力11₂を出力する。これらの
両極端の入力の間にある入力電圧は、比較器１８
ａ−１８ｄにおける比較の結果に応じて、出力
01₂または10₂を発生する。

前述のように、このような従来技術のフラツシ
ユ変換器における比較器および関連した抵抗の数
は、出力ビツト数の増加とともに指数関数的に増
加する。上述のように、第１図の２ビツト・フラ
ツシユ変換器は、４つの比較器および関連した抵
抗を有する。３ビツト・フラツシユ変換器は通常
８つの比較器および抵抗を有し、４ビツト・フラ
ツシユ変換器は16の比較器および抵抗を有する等
になる。

必要な抵抗および比較器の数を減少させるため
に、ある変換器においては、半数のビツト（高位
ビツト）を第１フラツシユ変換器回路によつて発
生させ、引き続き、他の半数のビツト（低位ビツ
ト）を第２フラツシユ変換器回路によつて発生さ
せる「ハーフフラツシユ」技術が用いられてい
る。第２図には、このような変換器回路の１例が
全体的に３０で示されている。第２図は、
National SemiconductorのADC0820という８ビ
ツト・フラツシユ変換器を示す概略図である。フ
ラツシユ変換器３０に含まれている第１の４ビツ
ト・フラツシユ・アナログ・デイジタル変換器回
路３２は、４ビツト変換器として、第１図に示さ
れている２ビツト・フラツシユ変換器１０のよう
に４つの比較器ではなく、16の比較器を有してい
る点を除外すれば、第１図の２ビツト・フラツシ
ユ変換器１０と同様の構成を有すると考えられ
る。

変換器回路３０はアナログ入力電圧V_INのため
の入力３４を有し、この入力電圧は４ビツト・フ
ラツシユ変換器３２へ入力される。フラツシユ変
換器３２は、さらに参照電圧V_REF（＋）および
V_REF（−）のそれぞれのための２つの入力３６お
よび３８を有する。フラツシユ変換器回路３２
は、アナログ入力電圧V_INを、段階的に増加する
16の参照電圧と比較して、４ビツト・デイジタル
出力を発生し、この出力は、出力ラツチおよび３
状態バツフア回路４０によつてラツチされる。４
ビツト・フラツシユ変換器回路３２から発生する
４ビツトは、変換器３０の８ビツト出力中の最上
位の４ビツトである。

４ビツト・デイジタル・アナログ変換器回路４
２は、フラツシユ変換器３２の４ビツト出力をア
ナログ信号に変換し、このアナログ信号は減算回
路４４によりアナログ入力信号V_INから減算され
る。減算回路４４から発生する残差信号は、第２
の４ビツト・フラツシユ・アナログ・デイジタル
変換器回路４６へ入力され、この変換器回路は、
第２の４ビツト・デイジタル出力を発生する。こ
れらの４ビツトは、８ビツト・デイジタル出力の
最下位の４ビツトであり、出力ラツチ４０によつ
てラツチされる。

変換器回路３０は、低位ビツトを高位ビツトと
同時に計算しないので、通常のフラツシユ変換器
よりやや低速である。しかし、変換器３０のフラ
ツシユ変換器回路３２および４６は、８ビツト・
デイジタル出力を発生するのに、通常の８ビツ
ト・フラツシユ変換器は256という多数の比較器
を必要とするのに比べて、わずか32の比較器しか
必要としない。それにもかかわらず、第２図の変
換器３０の設計に従つた、より高分解能の回路
は、極めて多数の比較器を必要とする。例えば、
10ビツト変換器は64の比較器を必要とする。

第２図に示されている変換器回路３０の他の１
つの欠点は、この回路が正の参照電圧を必要と
し、最大スケール出力が常に正電圧入力信号に対
応していることである。例えば、V_REF（＋）入力
３６に＋５ボルトの参照電圧が印加されたとき
は、＋５ボルトの入力信号が最大スケール出力を
発生させることになる。

Intersil7115集積回路チツプのような他のフラ
ツシユ・アナログ・デイジタル変換器回路は、参
照電圧入力の１つの極性によつて、最大スケール
入力の極性を画定する能力を有する。例えば、
V_REF（＋）入力に＋５ボルトの参照電圧が印加さ
れると、それによつて、−５ボルトの入力信号に
より最大スケール出力が発生されるようになり、
またV_REF（＋）入力に−５ボルトの参照電圧が印
加されると、＋５ボルトの入力によつて最大スケ
ール出力が発生されるようになる。すなわち、正
極性の最大スケール入力は、負の参照入力を必要
とする。

次に、第３図には本発明の実施例であるフラツ
シユ・アナログ・デイジタル変換器回路が全体的
に６０で示されている。変換器６０は、アナログ
入力信号V_INのための入力６２を有する。入力６
２は、スイツチ６４を経て、比較器アレイ６６の
入力CV_INに接続されている。比較器アレイ６６
は、アナログ入力電圧V_INを段階的に増加する15
の参照電圧（増分参照電圧）と比較し、その比較
の結果に従つて15の出力(1)−Ｂ(15)の１つをアクテ
イブにする。エンコーダ論理回路６８はBIT0−
BIT3で示された４ビツトの出力を有し、比較器
アレイ６６のアクテイブになつた出力線路Ｂ(1)−
(15)に従つて、16個の２進数の１つを出力する。

変換器６０の比較器アレイ６６およびその他の
諸回路の動作は、制御論理回路７０によつて制御
される。制御論理回路７０は、７２によつて示さ
れた８つのタイミング制御信号を比較器アレイ６
６へ出力する。制御論理回路７０はまた、アナロ
グ入力信号V_INを比較器アレイ６６の入力へ結合
させるスイツチ６４の開閉を制御する。

第３図に図示の実施例においては、変換器６０
はアナログ入力信号V_INを２段階で８ビツトデイ
ジタル表示に変換する。第１段階においては、エ
ンコーダ論理回路６８の出力BIT3−BIT0に最上
位の４ビツトが出力される。出力線路NHBVが
アクテイブにされて、最上位の４ビツトが利用可
能なことを外部回路に知らせる。次に第２段階に
おいて、最下位の４ビツトが計算される。出力線
路BIT3−BIT0が最下位の４ビツトを含んでいる
とき、エンコーダ論理回路の出力線路NLBVが
アクテイブ状態にされる。

以下に詳述するように、単一の比較器アレイ６
６およびエンコーダ論理回路６８は、アナログ入
力信号V_INのデイジタル表示の高位ビツトおよび
低位ビツトの双方を計算するために用いられる。
このため、等しい分解能を有する従来技術の多く
のフラツシユ変換器において必要とされる比較器
の数に比し、必要な比較器の数は大いに節約され
ることになる。

高位ビツトが計算される第１段階においては、
スイツチ６４は制御論理回路７０によつて閉成さ
れて、アナログ入力信号V_INを比較器アレイ６６
のCV_IN入力へ結合させる。比較器アレイ６６は
V_INを、段階的に増加する15個の参照電圧と比較
し、その出力に接続されているエンコーダ論理回
路６８は、対応する最上位の４ビツトを出力
BIT3−BIT0に出力する。最上位の４ビツト
（「高位バイト」とも呼ばれる）を計算した後、比
較器アレイ６６は計算された高位バイトに対応す
るアナログ電圧を、コンデンサ切換形増幅器７４
へ出力する。この高位バイトに対応するアナログ
電圧は「V_TAP」で表わされている。

このコンデンサ切換形増幅器は、第２段階にお
いて、この高位バイト対応電圧V_TAPをアナログ
入力信号V_INから減算して残差信号（剰余電圧信
号）を形成する。コンデンサ切換形増幅器は、こ
の残差信号に係数16を乗算することにより、積信
号V_OUTを発生する。積信号V_OUTは、スイツチ７
６によつて、比較器アレイ６６の入力CV_INへ送
り返される。第２段階の間、制御論理回路７０は
スイツチ６４を開放し、アナログ入力信号V_INが
比較器アレイ６６の入力CV_INに結合されないよ
うにし、またスイツチ７６を閉成して、積信号
V_OUTを入力CV_INに結合させる。すると、比較器
アレイ６６は積信号V_OUTを、段階的に増加する
15個の参照電圧と比較し、エンコーダ論理回路６
８が、低位バイト、すなわち最下位の４ビツトで
ある４ビツトのデイジタル表示を出力するように
する。

コンデンサ切換形増幅器７４の乗算係数は、そ
れぞれの段階において計算されるバイト内のビツ
トの数の関数である。上述のように、図示されて
いる実施例のコンデンサ切換形増幅器７４は、各
バイトは４つのビツト位置を有するため残差信号
に係数16を乗算する。一般に、それぞれの段階に
おいて計算されるビツトの数をｎとすると、乗算
係数は2_oである。従つて、一時に５ビツトが計算
される10ビツトの出力を有する変換器における適
当な乗算係数は32となる。

変換器６０は、V_RPで示された第１参照電圧入
力７８を有する。入力V_RPに印加される第１参照
電圧の大きさは、変換器６０の最大スケール出力
（すべてのビツトが１であるもの）に対応するア
ナログ入力信号の大きさを決定する。同様にし
て、V_RNで示された第２参照電圧入力は、変換器
６０の最小スケール出力、すなわちゼロ出力（す
べてのビツトが０であるもの）に対応するアナロ
グ入力信号の大きさを決定する。変換器６０の最
大スケール出力および最小スケール出力に対応す
るアナログ入力信号の大きさは、それぞれ参照電
圧V_RPおよびV_RPの大きさによつて決定されるが、
最大スケール出力および最小スケール出力の極性
についてはそうではない。本発明においては、変
換器６０の制御論理回路７０はOPPで示された
プログラム入力を有する。変換器６０のOPP入
力は、最大スケール入力信号が、参照電圧V_RPと
同じ極性を有するか、または逆の極性を有するか
を決定する。例えば、変換器６０のV_RP入力に＋
５ボルトの参照電圧が印加されれば、最大スケー
ル出力は、OPP入力の値によつて、＋５ボルトま
たは−５ボルトのアナログ入力信号に対応させる
ことができる。従つて、負の最大スケール入力の
ために負の参照電圧が要求されることはなくな
る。OPP入力は、同様にして、最小スケール入
力の極性と、第２参照電圧入力V_RNの極性との間
の対応を決定する。

第４図には、第３図の比較器アレイ６６のさら
に詳細なブロツク図が示されている。そこに示さ
れているように、比較器アレイ６６は、図示の実
施例においては、15個の比較器８０ａ−８０ｏを
有する。抵抗連鎖（抵抗の鎖状直列接続）８２
は、直列に接続された16個の抵抗８４ａ−８４ｐ
を含み、これらの抵抗は２つの参照電圧V_RPおよ
びV_RNの間に接続されている。抵抗８４ａ−８４
ｐは、V_RPとV_RNとの間の電位差を、段階的に増
加する16個の電圧に分圧する。これらの電圧の最
初の15個の電圧はV_TAP（１）−V_TAP（Ｎ）（１５）
で示されている。

それぞれの比較器８０ａ−８０ｏの第１入力
は、比較器アレイ入力CV_INに接続され、第２入
力は関連する抵抗８４ａ−８４ｏの上端部に接続
されている。比較器アレイ６６の比較器は、入力
電圧CV_INを、段階的に増加する15個の参照電圧
V_TAP（１）−V_TAP（Ｎ）（１５）のそれぞれと比較
し、それぞれの比較器は、もし入力電圧がその比
較器と関連した参照電圧を越えていれば、論理値
１をNCMP出力から出力する。比較器がNCMP
出力から論理値１を出力するときは、その比較器
は、アレイ中で上にある比較器によつて禁止され
ない限り、出力Ｂ(1)−Ｂ(15)の中の関連した出力Ｂ
(N)にも論理値１を出力する。ある比較器の
NCMP出力が論理値１の状態になると、それは
アレイ中で下にある次の比較器のＢ(N)出力を阻止
する。従つて、入力電圧を越えない最高参照電圧
に関連した比較器のみが、論理値１をそのＢ(N)出
力に出力する。その比較器より下にある他の全て
の比較器は、アレイ中のすぐ上の比較器によつて
阻止される。

それぞれの比較器８０ａ−８０ｏに関連して、
ラツチ・スイツチ８６ａ−８６ｏを設けてある、
それぞれのラツチ・スイツチ８６ａ−８６ｏは、
関連する抵抗８４ａ−８４ｏの上方の端部を比較
器アレイ６６の出力V_TAPに結合させる。比較器
８０ａ−８０ｏの出力Ｂ(1)−Ｂ(15)は、関連するラ
ツチ・スイツチ８６ａ−８６ｏのスイツチ入力
「Ｄ」に接続されている。出力Ｂ(1)−Ｂ(15)の１つ
に高レベル論理出力を発生する比較器はまた、関
連したラツチ・スイツチを閉成位置にラツチす
る。閉成されたスイツチは、抵抗連鎖８２の関連
する抵抗の上方の端部を出力V_TAPに結合させる
ので、アクテイブ状態にされた出力Ｂ(1)−Ｂ(15)に
関連した参照電圧V_TAP(N)が、アレイ６６のV_TAP
出力に出力される。エンコーダ論理回路６８（第
３図）は、アクテイブ状態にされた出力線路Ｂ(1)
−Ｂ(15)の出力を、（８ビツトデイジタル出力の高
位バイトを表わす）BIT3−BIT0出力における16
個の２進数の１つに符号化するので、V_TAP出力
における段階的に増加する参照電圧V_TAP(N)は、
高位バイトに対応するアナログ電圧になる。

第１３図に示されているように、それぞれのラ
ツチ・スイツチ８６は、Ｄ形フリツプフロツプ９
０と９２とを含んでいる。スイツチ９２の制御入
力は、フリツプフロツプ９０のＱおよび出力に
接続されているので、フリツプフロツプ９０のＤ
入力にラツチ信号が印加されると、スイツチ９２
はラツチ信号の状態によつて開または閉位置のい
ずれかにラツチされる。

第５図には、エンコーダ論理回路６８が詳細に
示されている。エンコーダ論理回路６８は、プロ
グラム式論理アレイ９４を含み、この論理アレイ
においては、４つの列線路９６ａ−９６ｄがトラ
ンジスタ結合によつて比較器アレイ６６（第４
図）からの入力線路Ｂ(1)−Ｂ(15)に結合されてい
る。それぞれの結合用トランジスタは、出力線路
９６ａ−９６ｄと入力線路Ｂ(1)−(15)との交差位置
に示された点９８によつて表わされている。出力
線路９６ａ−９６ｄのおのおのは、４つのプルア
ツプ・トランジスタ１００の１つに接続されると
ともに、エンコーダ論理回路の出力BIT3−BIT0
の１つに、関連するインバータ１０２により接続
されている。第５図に示されているように、入力
線路Ｂ(1)は結合用トランジスタ９８によつて出力
線路９６ｄにのみ結合されている。従つて、入力
線路Ｂ(1)がアクテイブ状態（論理的高レベル状
態）にされると、エンコーダの出力線路BIT0は
論理値１になり、出力線路BIT1−BIT3は論値値
０のままにとどまり、変換器６０は1₂出力を発生
する。他の入力線路Ｂ(2)−Ｂ(15)は出力線路９６ａ
−９６ｄに結合されていて、入力線路Ｂ(2)−Ｂ(15)
の１つがアクテイブにされると、それによつて対
応する２進出力2₂−15₂を発生するようになつて
いる。もし、入力線路Ｂ(1)−Ｂ(15)が１つもアクテ
イブにされなければ、エンコーダの出力BIT0−
BIT3は全て論理値０のままにとどまり、それは
変換器６０のO₂出力に相当する。

前述のように、変換器６０は第１段階において
最上位の４ビツトを計算し、それに続く第２段階
において最下位の４ビツトを計算する。エンコー
ダ論理回路６８は、タイミング制御信号線路
SCAZHに接続された第１ワンシヨツト回路１０
４と、タイミング制御信号線路AZに接続された
第２ワンシヨツト回路１０６とを含んでいる。制
御信号AZおよびSCAZHは制御論理回路７０に
よつて発生され、比較器８０ａ−８０ｏおよびコ
ンデンサ切換形増幅器７４の自動ゼロ化を制御す
る。

２つのワンシヨツト回路１０４および１０６の
出力は、組合せ論理回路１０８によつて、第１出
力線路NHBV（高位バイトが妥当であることを示
す）と、第２出力線路NLBV（低位バイトが妥当
であることを示す）ことに結合されている。これ
らの出力信号の状態は、制御論理回路７０のタイ
ミング制御信号SCAZHおよびAZの関数であり、
それらの名称があらわしているように、エンコー
ダの出力BIT3−BIT0にあらわれているビツトは
それぞれ高位バイトまたは低位バイトであること
を示す。第１０図に示すように、高位バイト妥当
（NHBV）信号は、AZ（自動ゼロ化）信号がアク
テイブ状態に復帰した後にアクテイブになる。後
述するように、比較器アレイ６６は、AZ信号が
非アクテイブ状態にある間に、入力信号と、段階
的に増加する参照電圧との比較を行なう。従つ
て、第１０図に示されているように、高位バイト
への変換は、AZ信号がアクテイブ状態にもどり、
比較器の自動ゼロ化状態が再開されたことを示す
ときに完了する。

第６図には、第４図の比較器８０ａ−８０ｏの
おのおのを示す比較器回路８０の回路構成が概略
的に示されている。比較器８０は、入力１２０に
印加されるアナログ入力電圧CV_INを、第２入力
１２２に印加される関連した段階的に増加する参
照電圧V_TAP(N)と比較する。段階的に増加する参
照電圧V_TAP(N)は、第４図の段階的に増加する参
照電圧V_TAP（１）−V_TAP（１５）の１つを表わす。
第４図に示した比較器アレイ６６内の次の上方の
比較器によつて無能化されない限り、比較器アレ
イは、もしアナログ入力信号CV_INの絶対値が、
段階的に増加する参照電圧V_TAP(N)の絶対値より
大ならば、出力Ｂ(N)に論理値１を出力する。

比較器８０は、第６図に示すように、反転増幅
器１２４と、１対の入力コンデンサ１２６および
１２８とを含む。第１入力コンデンサ１２６は、
スイツチ１３２および１３４により、それぞれア
ナログ入力信号CV_INおよび入力１３０からのア
ナログ接地に結合される。同様にして、第２コン
デンサ１２８はスイツチ１３６および１３８によ
り、それぞれ段階的に増加する参照電圧V_TAP(N)
およびアナログ接地に結合される。図示されてい
る本発明の実施例においては、電圧CV_INおよび
V_TAP(N)がスイツチによつてそれぞれの入力コン
デンサに結合される順序は、参照電圧入力V_RPお
よび所望の最大スケール入力のそれぞれの極性に
依存する。前述のように、最大スケール入力の極
性は、本発明の変換器回路においては、参照電圧
入力の極性に限定されない。最大スケール入力の
極性は、参照電圧入力V_RPの極性と同じかあるい
は逆に画定することができる。この参照電圧入力
の極性と最大スケール入力の所望の極性との間の
対応は、第３図の制御論理回路７０のプログラム
入力OPPによつて画定される。もし、最大スケ
ール入力が参照入力電圧V_RPと同じ極性を持つべ
き場合には、制御論理回路のプログラム入力
OPPには論理値０が入力される。また、最大ス
ケール入力と参照電圧V_RPとが互いに逆の極性を
持つべき場合には、OPP入力には論理値１が入
力される。

入力OPPはまた、最小スケール入力と参照入
力電圧V_RNとの相対的極性をも決定することを認
識すべきである。しかし、OPP入力の作用につ
いては、はつきりさせるために、最大スケール入
力に関してのみ後述する。

入力電圧CV_INおよびV_TAP(N)がスイツチによつ
て入力コンデンサに結合される順序は、最大スケ
ール入力と参照電圧V_RPとの相対的極性の関数で
あるのみならず、参照電圧V_RPの極性自体の関数
でもある。第７図の表は、最大スケール入力V_IN
と参照電圧V_RPとの両方の極性の可能な４つの組
合せを要約したものである。第１の可能な場合
は、最大スケール入力と参照電圧V_RPとの両方が
正（０より大）である場合である。参照電圧が正
であるため、参照電圧極性状態ビツトPOLには
論理値１が与えられる。これら２つの電圧の極性
が同一（共に正）であるから、OPPプログラム
入力には論理値０が与えられる。他の可能な場合
も第７図に示されている。

再び第６図において、入力信号スイツチ１３２
および１３４を開閉するためのタイミング制御信
号は、SAMIHおよびNSAMIHで示されている。
一方、参照電圧スイツチ１３６および１３８は、
タイミング制御信号SAMRHおよびNSAMRH
によつて制御される。これらの信号のそれぞれの
名称における文字Ｈは論理値レベルの状態を示す
ものではなく、これらが、例えば−５ボルトから
＋５ボルトまでの範囲内の高レベル電圧信号であ
り、０ボルトから＋５ボルトまでの範囲内の信号
ではないことを示している。また、最初の文字
「Ｎ」は、その信号が対応した名称の信号の逆論
理値を有することを意味する。

これらのタイミング制御信号は、制御論理回路
７０（第３図）によつて発生される。これらの信
号は、基本タイミング制御信号SAM（第８図）
（「sample」の短縮形である）から導かれ、基本
タイミング制御信号SAMに対するこれらの信号
の位相は、プログラム入力OPPと、参照電圧入
力V_RPの極性（POL）との関数である。第７図の
表に示されているように、最大スケール入力V_IN
と参照電圧V_RPとの双方が正である時には、入力
スイツチ１３２および１３４に対する制御信号
SAMIHは、基本的にはタイミング信号SAMで
あつて変化しない。さらに、参照電圧入力スイツ
チ１３６および１３８に対するタイミング信号
SAMRHは、その逆論理値NSAMである。

第８図に示されているように、基本タイミング
信号SAMは２つの期間を定める。「AZ」で示さ
れる第１期間は自動ゼロ化期間であつて、この期
間内においては、増幅器１２４（第６図）の出力
はその入力へ短絡される。増幅器１２４の出力を
その入力へ結合するのは、第1pチヤネルトラン
ジスタ・スイツチ１５０および第2pチヤネル補
償トランジスタ・スイツチ１５２である。トラン
ジスタ１５０および１５２はそれぞれ、第３図の
制御論理回路７０により発生するタイミング制御
信号NAZおよびAZによつて制御される。第１０
図に示されているように、タイミング制御信号
SAMが論理値０であるときには、自動ゼロ化制
御信号AZは論理値１になつているので、その逆
論理値信号NAZは論理値０になつており、それ
によつてトランジスタ１５０はオン状態にされ、
増幅器１２４の出力はその入力へ短絡される。こ
れによつて、増幅器１２４の入力の電圧は任意の
固定電圧へ駆動されるが、その電圧値は増幅器１
２４のバイアス回路によつて決定される。自動ゼ
ロ化期間中においては、状態ビツトOPPおよび
POLの状態に依存して、入力電圧CV_INおよび
V_TAP(N)の１方または双方が、サンプリングのた
めに、それぞれの入力コンデンサに接続されるか
あるいは双方とも入力コンデンサに接続されな
い。

自動ゼロ化信号AZが論理値０に復帰して（第
１０図）自動ゼロ化期間が終つたことを示すと、
トランジスタ１５０はオフ状態にされて、増幅器
１２４の出力と入力との間の帰還ループが除去さ
れる。さらに、基本タイミング制御信号SAMが
論理値１になつて、比較期間が開始される。比較
期間中においては、自動ゼロ化期間中に入力コン
デンサ１２６および１２８に結合されていた特定
の入力電圧（CV_INおよびV_TAP(N)の少なくとも一
方）は、入力コンデンサから切離され、自動ゼロ
化期間中に結合されていなかつた入力電圧CV_IN
およびV_TAP(N)の少なくとも一方が比較期間中に
入力コンデンサ１２６および１２８に結合され
る。その際、増幅器１２４の入力電圧は、電圧
CV_INの絶対値およびV_TAP(N)の絶対値のいずれが
大きいかによつて、負または正になる。

それぞれの比較器８０の動作を、さらに例によ
つて以下に説明する。もし、変換器６０のV_RP入
力に入力される参照電圧が正であり、かつ最大ス
ケール入力の所望の極性も正である場合（第７図
の表の最初の例）ならば、制御論理回路７０の
OPP入力には、参照電圧V_RPと最大スケール入力
とが同じ極性を有することを示す論理値０が入力
されるべきである。第７図の表に示されているよ
うに、参照電圧V_RPが正（状態ビツトPOLは論理
値１の状態）であり、OPP入力が論理値０の場
合には、比較器８０の入力スイツチ１３２および
１３４に対するタイミング制御信号SAMIHは、
基本的にタイミング制御信号SAMになる。さら
に、参照入力スイツチ１３６および１３８に対す
るタイミング制御信号SAMRHは、タイミング
制御信号SAMの逆論理信号NSAMになる。従つ
て、第６図において、自動ゼロ化期間中（制御信
号SAMは論理値０の状態にある）においては、
タイミング制御信号SAMIHも論理値０の状態に
あるので、入力スイツチ１３２は開放され、かつ
入力スイツチ１３４は閉成され、後者は入力コン
デンサ１２６を自動ゼロ化期間中アナログ接地
（AG）に結合する。これと同時に、参照スイツ
チタイミング制御信号SAMRHは論理値１の状
態にあるので、参照入力スイツチ１３８は開放さ
れ、参照入力スイツチ１３６は閉成され、後者は
段階的に増加する参照電圧V_TAP(N)を第２入力コ
ンデンサ１２８に結合する。

前述ように、増幅器１２４の入力は、自動ゼロ
化期間中には所定の固定電圧レベルにあるが、こ
の電圧レベルは、説明の便宜上、接地電位（０ボ
ルト）であると仮定する。すると、自動ゼロ化期
間中は、入力コンデンサ１２８には段階的に増加
する参照電圧V_TAP(N)が印加され、他方入力コン
デンサ１２６には０ボルトが印加されることにな
る。それに続く比較期間（タイミング制御信号
SAMは論理値１の状態になる）においては、ト
ランジスタスイツチ１５０が開放され、増幅器１
２４の出力からその入力への帰還ループが除去さ
れる。さらに、タイミング制御信号SAMIHおよ
びSAMRHがスイツチすることによつて、入力
コンデンサ１２８はアナログ接地に結合され、入
力コンデンサ１２６は入力電圧CV_INに結合され
る。増幅器１２４の入力に接続されたコンデンサ
１２６および１２８の極板上の電荷は固定されて
おり、この電荷は、比較期間中に、これらのコン
デンサの極板の間で再度分配される。それにより
得られる電荷分配は、電荷CV_INおよびV_TAP(N)の
相対的な大きさに依存する。もし、入力電圧
CV_INの絶対値が段階的に増加する参昭電圧V_TAP
(N)の絶対値よりも大ならば、増幅器１２４の入力
電圧は正になる。従つて、V_RPおよび最大スケー
ル入力のこれらの極性に対する各比較器８０の実
効的動作は、第７図の表の第１例に示されている
ように、段階的に増加する参照電圧V_TAP(N)を入
力電圧CV_INから減算する演算を行なうことであ
る。

もし、最大スケール入力と参照電圧V_RPとが共
に負ならば、入力コンデンサにCV_INとV_TAP(N)と
を印加する順序は、これらの入力の絶対値を比較
するために切換えられる。すなわち、第７図の表
に示されているように、最大スケール入力V_INと
参照電圧V_RPとが同一極性ではあるが共に負であ
る場合には、入力スイツチタイミング制御信号
SAMIHおよびSAMRHの印加が切換られる。従
つて、参照入力スイツチ・タイミング制御信号
SAMRHは基本タイミング制御信号SAMにより
画定され、入力スイツチ・タイミング制御信号
SAMITHは逆論理値タイミング制御信号NSAM
により画定される。この結果、入力コンデンサ１
２６は、自動ゼロ化期間中は入力信号CV_INに結
合され、比較期間中は接地に結合されることにな
る。逆に、第２入力コンデンサ１２８は、自動ゼ
ロ化期間中はアナログ接地に結合され、比較期間
中は段階的に増加する参照電圧V_TAP(N)に結合さ
れることになる。最大スケール入力と参照電圧
V_RPとが今は正でなく負であるにもかかわらず、
比較器８０は、入力信号CV_INの絶対値が、段階
的に増加する参照電圧V_TAP(N)の絶対値より大で
あるときには、やはり論理値１を出力する。V_RP
および最大スケール入力のこれらの極性に対し
て、比較器８０によつて行なわれる演算は−
（CV_IN−V_TAP(N)で）ある。

もし、最大スケール入力V_INと参照電圧V_RPと
の極性が逆（OPPが論理値１の状態）で、参照
電圧V_RPが負であるならば、入力タイミング制御
信号SAMIHおよびSAMRHの双方は、基本タイ
ミング制御信号SAMになる。従つて、入力コン
デンサ１２６および１２８は、自動ゼロ化期間中
はともに接地へ結合され、比較期間中はそれぞれ
入力電圧CV_INおよびV_TAP(N)に結合される。最後
に、もし最大スケール入力W_INと参照電圧V_RPと
の極性が逆（OPPが論理値１の状態で、参照電
圧V_RPが正（POLが論理値１の状態）であれば、
入力スイツチタイミング制御信号SAMIHおよび
SAMRHは、基本タイミング制御信号SAMの逆
論理値信号NSAMになる。従つて、比較器８０
の入力コンデンサ１２６および１２８は、自動ゼ
ロ化期間中はそれぞれ入力電圧CV_INおよびV_TAP
(N)に結合され、比較期間中は接地へ結合される。

入力電圧が入力コンデンサへ結合される順序を
変えれば、比較器アレイ６６の比較器８０は、最
大スケール入力と参照電圧との相対的極性に関係
なく、入力電圧の絶対値を比較することができ
る。従つて、プログラム入力OPPへ適当な入力
を印加すれば、最大スケール入力の極性を、参照
電圧V_RPの極性と同じかあるいは逆に選ぶことが
できる。

増幅器１２４は、入力の電圧レベルを増幅して
反転し、電圧CV_INおよびV_TAP(N)の比較結果に基
づいてその出力に論理値１または論理値０を発生
する。増幅器１２４の出力は、タイミング制御信
号NLATHによつて制御されるインバータ・ラ
ツチ段１５６によりラツチされる。第１０図から
わかるように、制御信号NLATHは、タイミン
グ制御信号SAMが論理値１に状態を変えてから、
入力コンデンサ上の電圧が確定するための十分な
時間を与えるような所定時間の経過後にアクテイ
ブ（論理値０）になる。増幅器１２４の出力がラ
ツチされ反転された後、ラツチ１５６の出力はス
イツチ１５８によつて第２のインバータ／ラツチ
１５９へ転送される。スイツチ１５８は、制御信
号NTRAH（第１０図）によつて閉成される。

ラツチ段１５９の出力は、NORゲート１６０
の入力に接続されている。NORゲート１６０の
他の入力は、比較器回路８０のUP入力に接続さ
れている。前述のように、各比較器回路のUP入
力は、比較器アレイにおける次の上方の比較器の
NCMP出力に接続されている（第４図）。この
NCMP出力は、入力電圧CV_INがその比較器に関
連した段階的に増加する参照電圧よりも大である
とき論理値１になる。比較器８０のUP入力が論
理値１の状態になると、その比較器のNORゲー
ト１６０は無能にされ、出力Ｂ(N)からのラツチ１
５９の出力を阻止する。しかし、ラツチ１５９の
出力は、インバータ１６２を経て変換器の
NCMP出力に結合されている。従つて、比較器
のＢ(N)出力は阻止されても、NCMP出力は阻止
されず、アレイの次の下方の比較器を無能にする
ことができる。従つて、入力電圧CV_INよりも小
さい最大の段階的に増加する参照電圧と関連した
比較器のみが、エンコーダ論理回路６８に出力を
供給することになる。

次に、第９図に示されている制御論理回路７０
は、クロツク信号入力NCLKと、第２の入力
STRTとを有するタイミング制御論理回路１７
２を含んでいる。タイミング制御論理回路１７２
のSTRT入力に入力された論理値１は、変換器
６０の変換処理を開始させる。一旦開始信号
STRTを受信すると、タイミング制御論理回路
１７２は、第１０図に示されたように、クロツク
信号NCLKの入力より所定の遅延時間の経過後、
自動ゼロ化タイミング制御信号AZ（およびその逆
論理値の信号NAZ）を発生する。タイミング制
御論理回路１７２はまた、基本サンプル・タイミ
ング制御信号SAMを発生し、これをサンプリン
グ制御論理回路１７４へ出力する。タイミング制
御論理回路１７２はまた、コンデンサ切換形増幅
器７４のための第２の基本サンプル・タイミング
制御信号SCSMを発生し、これをサンプリング制
御論理回路１７４へ出力する。コンデンサ切換形
増幅器７４は、比較器アレイ６６の各比較器８０
の２つの入力コンデンサのような、１対の切換形
の入力コンデンサを有する。

サンプリング制御論理回路１７４は、プログラ
ム入力信号OPPと参照電圧V_RPとを入力するため
入力を有する。サンプリング制御論理回路１７４
は、プログラム入力OPPの論理状態と、参照電
圧V_RPの極性とに依存して、第７図の表に従つ
て、比較器アレイ６６に対する入力スイツチ・タ
イミング制御信号SAMITHおよびSAMRTHに
対して、基本サンプル・タイミング制御信号
SAMまたはその逆論理値信号NSAMを当てる。
同様に、サンプリング制御論理回路１７４は、
OPPの論理状態と、V_RPの極性とに応じて、コン
デンサ切換形増幅器の入力スイツチへのタイミン
グ制御信号SCMIHおよびSCMRHに対し、コン
デンサ切換形増幅器の基本サンプル・タイミング
制御信号SCSMまたはその逆論理値信号NSCSM
を割当てる（後に説明する）。最後に、サンプリ
ング制御論理回路１７４はさらに、コンデンサ切
換形増幅器７４の基本サンプル・タイミング制御
信号SCSMから、コンデンサ切換形増幅器７４の
ための自動ゼロ化タイミング制御信号SCAZHを
発生する。図示の実施例においては、サンプリン
グ制御論理回路１７４のこれらの出力信号の電圧
範囲は、それぞれの信号名に含まれる文字「Ｈ」
が示すように、−５ボルトから＋５ボルトまでで
ある。

ラツチ・タイミング制御信号NLATは、タイ
ミング制御論理回路１７２によつて発生され、Ｄ
形フリツプフロツプ１７６へ出力される。フリツ
プフロツプ１７６の出力はレベルシフタ１７８
によつて増幅されかつ反転されて、比較器アレイ
６６の比較器８０のためのラツチ・タイミング制
御信号NLATHを生成する。転送タイミング制
御信号NTRAも、タイミング制御論理回路１７
２によつて発生される。フリツプフロツプ１８０
は信号NTRAをラツチし、増幅器１８２はフリ
ツプフロツプ１８０の出力を反転しかつ増幅し
て、比較器アレイの比較器への転送タイミング制
御信号NTRAHを生成する。

第１１図は、第９図のタイミング制御論理回路
１７２のより詳細な回路図である。タイミング制
御論理回路１７２は、複数のＤ形フリツプフロツ
プ２０２ａ−２０２ｆを含むシフトレジスタ２０
０を有する。ラツチ回路２０４の出力が最初論理
値０の状態にセツトされることにより、フリツプ
フロツプ２０２ｂ−２０２ｆをリセツト状態に保
持する。ラツチ２０４の出力はまたインバータ２
０６によつて反転され、このインバータの出力
は、シフトレジスタ２００の第１のフリツプフロ
ツプ２０２ａを論理値１の状態にセツトする。タ
イミング制御論理回路１７２に開始パルス
STRTが入力されると、トランジスタ２０７は
オン状態にされ、それによりラツチ２０４の出力
は論理値１に変えられ、フリツプフロツプ２０２
ｂ−２０２ｆからリセツト信号を除去する。その
結果、第１フリツプフロツプ２０２ａの論理値１
の状態は、残余のフリツプフロツプ２０２ｂ−２
０２ｆを経て、それぞれのあいつぐクロツクパル
スごとに、１つのフリツプフロツプずつ移動され
る。フリツプフロツプ２０２ｂ−２０２ｆの出力
は、全体的に２０８で示されている組合せ論理回
路によつてデコードされる。組合せ論理回路２０
８よりの出力は、タイミング制御信号AZ，
NAZ，SAM，NLAT，NTRA、およびSCSM
を、第１０図に示した時間的関係で発生する。

第１２図には、サンプリング制御論理回路１７
４がより詳細に図示されている。そこに図示され
ているように、サンプリング制御論理回路１７４
は１対のスイツチ２２０および２２２を含んでお
り、これらのスイツチは、参照電圧V_RPの極性に
依存して、基本サンプル・タイミング信号SAM
またはその逆論理値信号NSAMを、参照スイツ
チタイミング制御信号出力SAMRHに結合する。
第７図の表に示されているように、参照スイツチ
タイミング制御信号SAMRHは、参照電圧V_RPが
正であるときには、基本サンプルタイミング制御
信号SAMの逆論理値信号NSAMにされ、V_RPが
負である時には基本サンプルタイミング制御信号
SAMにされる。

サンプリング制御論理回路１７４はさらに１対
のスイツチ２２４および２２６を含んでおり、こ
れらのスイツチは、プログラム入力OPPの論理
状態と、参照電圧V_RPの極性とに依存して、基本
タイミング制御信号SAMまたはその逆論理値信
号NSAMを、入力スイツチ・タイミング制御信
号出力SAMIHに結合する。組合せ論理回路２３
０は、OPPおよびV_RP入力を受けとるための入力
を有し、入力V_RPおよびOPPの論理状態に依存し
て、１対のスイツチ２２４および２２６の状態を
制御する。第７図の表に示されているように、入
力スイツチ・タイミング制御信号SAMIHには、
２つの状態のいずれにおいても基本タイミング制
御信号SAMが割当てられる。その第１の状態は、
OPP入力が論理値０の状態（すなわち、最大ス
ケール入力と参照電圧とが同じ極性の場合）にあ
り、かつ参照電圧V_RPが正である状態である。第
２の状態は、参照電圧V_RPが負であり、かつ参照
電圧V_RPと最大スケール入力とが互いに逆の極性
（OPPが論理値１の状態）である状態である。ま
た、第７図の表に示されているように、入力スイ
ツチ・タイミング制御信号SAMIHは、残りの２
つの可能な状態のいずれにおいても、基本タイミ
ング制御信号SAMの逆論値信号NSAMになる。

第３の対のスイツチ２３２および２３４は、
OPP入力の論理状態に依存して、コンデンサ切
換形増幅器基本サンプル・タイミング制御信号
SCSMまたはその逆論理値信号NSCSMを、コン
デンサ切換形増幅器７４の参照入力タイミング制
御信号SCMRHに結合する。OPPプログラム入
力は、出力２３８を有するインバータ２３６の入
力に結合される。インバータ２３６の出力２３８
は、出力２４２を有するインバータ２４０の入力
に結合される。インバータ２３６の出力２３８は
また、上記第３の対のスイツチの中のスイツチ２
３４の非反転制御入力と、スイツチ２３２の反転
制御入力とに結合されている（接続線は図示され
ていない）。さらに、インバータ２４０の出力２
４２は、上記の第３の対のスイツチの中のスイツ
チ２３２の非反転制御入力と、スイツチ２３４の
反転制御入力とに結合されている（接続線は図示
されていない）。従つて、上記の第３の対のスイ
ツチ２３２および２３４の開閉は、プログラム入
力OPPの論理状態によつて制御される。従つて、
コンデンサ切換形増幅器用の参照入力タイミング
制御信号SCMRHに対し、基本タイミング制御信
号SCSMが割当てられるかあるいはその逆論理値
信号NSCSMが割当てられるかは、第７図の表に
示されているように、OPPの論理状態に依存す
る。

コンデンサ切換形増幅器用の入力タイミング制
御信号SCMIHは、プログラム入力OPPの論理状
態には依存しないで、コンデンサ切換形増幅器用
の基本サンプリング・タイミング信号SCSMの逆
論理値信号NSCSMが割当てられる。従つて、図
示の実施例においては、コンデンサ切換形増幅器
７４の入力コンデンサの全体的のスイツチングの
順序は、より詳細に詳述するように、プログラム
入力OPPの論理状態のみに依存する。最後に、
サンプリング制御論理回路１７４は、上述の諸ス
イツチの出力をラツチするための複数のＤ形フリ
ツプフロツプ２５０と、これらのフリツプフロツ
プの出力を−５ボルトから５ボルトまでの範囲の
信号に変換するための複数の反転増幅器２５２と
を含んでいる。

再び第３図において、高位バイト（４つの最上
位のビツト）がエンコーダ論理回路６８のBIT3
−BIT0出力に現われるアナログ・デイジタル変
換作用の第１の段階が完了すると、段階的に増加
する参照電圧V_TAP(N)が比較器アレイ６６からコ
ンデンサ切換形増幅器７４へ出力される。前述の
ように、電圧V_TAP(N)は、エンコーダ論理回路６
８の高位バイト出力に対応するアナログ電圧であ
る。変換作用の第２の段階においては、コンデン
サ切換形増幅器７４は、高位バイトに対応する電
圧V_TAP(N)をアナログ入力電圧V_INから減算し、残
差信号を発生する。この残差信号（剰余電圧信
号）に係数16が乗算され、積信号V_OUTを生じる。
この積信号V_OUTは、スイツチ７６を経て、比較
器アレイ６６の入力CV_INに結合される。次に、
積信号は、比較器アレイ６６により、15個の段階
的に増加する参照電圧と比較され、比較器アレイ
６６は、その比較の結果に従つて、出力線路B1
−B15の１つをアクテイブ状態にする（あるいは
１つもアクテイブ状態にしない）。エンコーダ論
理回路６８は、比較器アレイ６６の出力を符号化
して、アナログ入力信号V_INのデイジタル表示の
最下位の４ビツト（低位バイト）を表わす、16個
の２進数の１つを出力する。その時、低位バイト
妥当制御信号NLBVがアクテイブにされる。

第１４図には、コンデンサ切換形増幅器７４が
より詳細に示されている。コンデンサ切換形増幅
器７４は増幅器２６０を含んでおり、この増幅器
２６０は、入力２６２と、V_OUTとして示された
出力２６４とを有する。出力２６４は、帰還コン
デンサ２６６によつて入力２６２に結合されてい
る。増幅器２６０の入力２６２にはまた、１対の
入力コンデンサ２６８および２７０が接続されて
いる。比較器アレイ６６の比較器８０と同様に、
コンデンサ切換形増幅器７４は第１の対のスイツ
チ２７２および２７４を有し、これらのスイツチ
はそれぞれ、タイミング制御信号SCMIHの論理
状態により、第１のコンデンサ２６８をアナログ
入力信号V_INまたはアナログ接地（AG）に結合
する。第２の対のスイツチ２７６および２７８は
それぞれ、タイミング制御信号SCMRHの論理状
態により、第２の入力コンデンサ２７０を高位バ
イト対応するアナログ電圧V_TAP(N)またはアナロ
グ接地（AG）に結合する。タイミング制御信号
SCMIHおよびSCMRHは、スイツチ２７２，２
７４，２７６、および２７８を順次開閉して残差
信号（剰余電圧信号）を入力２６２に発生する。
この残差信号は、アナログ入力信号V_INから、高
位のバイトに対応する電圧V_TAP(N)の値を減算し
たものに等しい。

第２基本サンプル・タイミング信号SCSM（第
８図）の自動ゼロ化期間中は、増幅器２６０の出
力２６４はスイツチ２８０によつてその入力２６
２へ短絡され、入力２６２を固定された所定の電
圧に駆動する。比較期間の開始時には、自動ゼロ
化タイミング制御信号SCAZHがスイツチ２８０
を開放にするので、出力２６４から入力２６２へ
の帰還回路は、帰還コンデンサ２６６のみによつ
て与えられる。この構成においては、増幅器２６
０は入力２６２の残差電圧を所定の係数に従つて
増幅する。図示の実施例においては、全体的変換
の第１段階中に計算される高位バイトの中のビツ
ト位置の数をｎとするとき、所定の係数は2ⁿとし
て算出される。

第７図の表に示されているように、参照スイツ
チ・タイミング制御信号SCMRHには、プログラ
ム入力OPPの論理状態に依存して、第２基本サ
ンプル・タイミング制御信号SCSMまたはその逆
論理値信号NSCSMが割当てられる。かくして、
自動ゼロ化期間中は高位バイト対応電圧V_TAP(N)
が第２入力コンデンサ２７０に結合されかつ比較
期間中はアナログ接地が第２入力コンデンサ２７
０に結合されるのか、あるいはその反対になるの
かということは、最大スケール入力が参照電圧
V_RPと同じ極性を有するかあるいは逆の逆性を有
するかに依存する。第７図に示したように、入力
スイツチ・タイミング制御信号SCMIHには、プ
ログラム入力OPPには無関係に、常に、第２基
本タイミング制御信号SCSMの逆論理値信号
NSCSMが割当てられる。従つて、図示の実施例
においては、プログラム入力OPPの論理状態の
いかんにかかわらず、自動ゼロ化期間中はアナロ
グ入力電圧V_INが第１入力コンデンサ２６８に結
合され、比較期間中は入力コンデンサ２６８は接
地に結合される。

高位バイト対応電圧V_TAP(N)が第２入力コンデ
ンサ２７０に結合される順序を変えれば、コンデ
ンサ切換形増幅器７４は、参照電圧V_RPと最大ス
ケール入力とが同じ極性を有するか否かに関係な
く、入力電圧V_INから高位バイト対応電圧の値を
減算することができる。第７図の表には、V_RPと
最大スケール入力との相対的極性に基づくコンデ
ンサ切換形増幅器７４の有効な演算が示されてい
る。積信号V_OUTは、アナログ入力信号V_INと同じ
極性を有するため、比較器アレイ６６は、OPP
プログラム入力については同様に動作して、高位
バイトが発生された第１段階におけるように、低
位バイトを発生する。

図示の実施例においては、増幅器２６０は、
CMOS差動増幅器より成る第１の入力段２８２
を有する。１つのｎチヤネル入力トランジスタ２
８４の制御入力は、増幅器２６０の入力２６２に
接続されている。第１の入力段２８２の他のｎチ
ヤネル入力トランジスタ２８６の制御入力は、第
２参照電圧入力V_RNに接続されている。入力段２
８２の出力は、第２段２９０に結合され、第２段
２９０の出力はエミツタホロワ段２９２に結合さ
れている。増幅器２６０は、第１補償コンデンサ
２９４と、基本サンプル・タイミング制御信号
SCSMの自動ゼロ化期間中のみ第１コンデンサ２
９４と並列に接続される第２補償コンデンサ２９
６とを有する。

本技術分野に精通した当業者は、勿論、本発明
のさまざまな点についての変更が可能であること
を、そのあるものについては研究の後にのみ、ま
た他のものについては単に通常の電子設計技術に
関する事項として、理解しうるはずである。例え
ば、プログラム入力は、最大スケール入力でなく
最小スケール入力の極性によつて画定することが
できる。さらに、デイジタル表示のバイトのおの
おのを計算するために、ここに示されたもの以外
の変換器回路を用いることができる。特定の応用
に依存した特別の説明を用いた実施例も可能であ
る。従つて、本発明の範囲はここに説明した特定
の実施例によつて限定されるべきではなく、特許
請求の範囲の記載の装置とその均等物によつての
み画定されるべきである。

〔発明の効果〕

以上の記載より明らかな通り、本発明によれ
ば、動作速度が速く、かつ構成が簡単であり、ま
た高い分解能を有し、さらに参照入力の極性には
無関係に被変換信号入力範囲の極性の選択が可能
な、改良された、アナログ・デイジタル変換器を
得ることができ、実用上きわめて大きい利点を有
する。

【図面の簡単な説明】

第１図は、従来技術によるアナログ・デイジタ
ル・フラツシユ変換器回路の概略ブロツク図であ
る。第２図は、ハーフフラツシユ技術を用いた、
従来技術による他のアナログ・デイジタル・フラ
ツシユ変換器の概略ブロツク図である。第３図
は、本発明によるアナログ・デイジタル変換器回
路の概略ブロツク図である。第４図は、第３図に
示す変換器回路における比較器アレイ回路の概略
ブロツク図である。第５図は、第３図に示す変換
器回路におけるエンコーダ回路の概略回路図であ
る。第６図は、第４図に示す比較器アレイの比較
器回路の概略回路図である。第７図は、参照電圧
入力の極性と所望の最大スケールアナログ入力電
圧の極性との関数としての種々のタイミング制御
信号の導き方の表示の図面である。第８図は、基
本タイミング制御信号SAMおよびSCSMを示す
概略図である。第９図は、第３図に示す変換器回
路における制御論理回路の概略ブロツク図であ
る。第１０図は、第３図に示す変換器回路におけ
る種々の制御信号およびタイミング信号の波形図
である。第１１図は、第９図に示す制御論理回路
におけるタイミング制御論理回路の概略回路図で
ある。第１２図は、第９図に示す制御論理回路に
おけるサンプリング制御論理回路の概略回路図で
ある。第１３図は、第４図に示す比較器アレイの
ラツチスイツチの概略回路図である。第１４図
は、第３図に示す変換器回路におけるコンデンサ
切換形増幅器の概略回路図である。符号の説明、６０……フラツシユ・アナログ・
デイジタル変換回路、６２……アナログ入力、６
６……比較器アレイ、６８……エンコーダ論理回
路、７０……制御論理回路、７４……コンデンサ
切換形増幅器、７８……第１参照電圧入力、８０
ａ−８０ｏ……比較器、８２……抵抗連鎖、８４
ａ−８４ｐ……抵抗、８６ａ−８６ｏ……ラツ
チ・スイツチ、９４……プログラム式論理アレ
イ、１２４……反転増幅器、１２６……第１入力
コンデンサ、１２８……第２入力コンデンサ、１
３２，１３４……入力信号スイツチ、１３６，１
３８……参照電圧スイツチ、１７２……タイミン
グ制御論理回路、１７４……サンプリング制御論
理回路、２６０……増幅器、２６２……増幅器入
力、２６４……増幅器出力、２６６……帰還コン
デンサ、２６８……第１入力コンデンサ、２７０
……第２入力コンデンサ、２７２，２７４，２７
６，２７８，２８０……スイツチ、V_IN……アナ
ログ入力信号、V_RP……第１参照電圧入力、V_RN
……第２参照電圧入力、OPP……プログラム入
力、（V_TAP（１）−V_TAP（１５））……参照電圧、
V_TAP……高位バイト対応アナログ電圧、V_OUT…
…積信号、CV_IN……比較器アレイ入力、SAM…
…基本タイミング制御信号、SAMIH……入力ス
イツチ・タイミング制御信号、SAMRH……参
照スイツチ・タイミング制御信号。

Claims

【特許請求の範囲】１アナログ信号をデイジタル信号に変換するに
際し、該アナログ入力信号V_INを所望の参照電圧
V_TAP(N)と比較することにより、前記デイジタル信
号の高位ビツト及び低位ビツトのそれぞれについ
てデイジタル表示への変換を行うためのアナロ
グ・デイジタル変換器６０であつて、前記所望の参照電圧V_TAP(N)を作成するための第
１及び第２参照電圧V_RP及びV_RNを入力するため
の参照電圧入力端と、前記アナログ・デイジタル変換器６０の最大ス
ケール出力に対応する最大スケールアナログ入力
信号が前記第１参照電圧V_RPと同一電圧極性を有
する場合、及び前記アナログ・デイジタル変換器
６０の最小スケール出力に対応する最小スケール
アナログ入力信号が前記第２参照電圧V_RNと同一
電圧極性を有する場合には第１の論理値（０）を
有するプログラム入力信号を、かつ前記最大スケ
ールアナログ入力信号が前記第１参照電圧V_RPと
反対の電圧極性を有する場合、及び前記最小スケ
ールアナログ入力信号が前記第２参照電圧V_RNと
反対の電圧極性を有する場合には反対の論理値(1)
を有するプログラム入力信号を入力するためのプ
ログラム入力端OPPと、前記参照電圧入力端に接続され、複数の増分参
照電圧V_TAP(N)を供給するための増分参照電圧発生
装置８４_a−８４_pと、おのおのが、前記アナログ入力信号V_INをそれ
ぞれの増分参照電圧V_TAP(N)と比較するようにされ
た複数の比較装置８０_a−８０_pであつて、前記比
較装置８０_a−８０_pのおのおのは、増幅器１２４
と、前記増幅器１２４の入力端に接続された第１
及び第２の一対の入力コンデンサ１２６，１２８
と、前記第１の入力コンデンサ１２６を前記アナ
ログ入力信号１２０又は回路の接地電位線１３０
のいずれかに選択的に接続し、かつ、第２の前記
入力コンデンサ１２８を前記それぞれの増分参照
電圧供給線１２２又は前記回路の接地電位線１３
０ののいずれかに選択的に接続するためのスイツ
チ装置１３２−１３８とを含んでいる前記複数の
比較装置８０_a−８０_pと、前記第１参照電圧V_RP入力端、前記プログラム
入力端OPP、及び前記複数の比較装置８０_a−８
０_pに接続され、前記複数の比較装置８０_a−８０
_ｐを自動ゼロ化期間及び比較期間のぞれぞれにお
いて作動させるための制御装置７０であつて、 (イ) 前記最大スケールアナログ入力信号と前記第
１参照電圧V_RPとが共に正電圧極性を有し、従
つて前記プログラム入力信号が第１の論理値
（０）を有する場合には、前記自動ゼロ化期間
内には、前記接地電位を前記第１入力コンデン
サ１２６に印加するとともに前記増分参照電圧
V_TAP(N)を前記第２入力コンデンサ１２８に印加
し、かつ、次の前記比較期間内には、前記アナ
ログ入力信号V_INを前記第１入力コンデンサ１
２６に印加するとともに、前記接地電位を前記
第２入力コンデンサ１２８に印加するように、 (ロ) 前記最大スケールアナログ入力信号と前記第
１参照電圧V_RPとが共に負電圧極性を有し、従
つて前記プログラム入力信号が第１の論理値
（０）を有する場合には、前記自動ゼロ化期間
内には、前記アナログ入力信号V_INを前記第１
入力コンデンサ１２６に印加するとともに前記
接地電位を前記第２入力コンデンサ１２８に印
加し、かつ、前記比較期間内には、前記接地電
位を前記第１入力コンデンサ１２６に印加する
とともに前記増分参照電圧V_TAP(N)を前記第２入
力コンデンサ１２８に印加するように、 (ハ) 前記最大スケールアナログ入力信号と前記第
１参照電圧V_RPとが互いに反対の電圧極性を有
し、従つて前記プログラム入力信号が第２の論
理値(1)を有し、かつ、前記第１参照電圧が負電
圧極性を有する場合には、前記自動ゼロ化期間
内には、前記接地電位を前記第１入力コンデン
サ１２６及び前記第２入力コンデンサ１２８に
それぞれ印加し、かつ、前記比較期間内には、
前記アナログ入力信号V_INを前記第１入力コン
デンサ１２６に印加するとともに前記増分参照
電圧V_TAP(N)を前記第２入力コンデンサ１２８に
印加するように、 (ニ) 前記最大スケールアナログ入力信号と前記第
１参照電圧V_RPとが互いに反対の電圧極性を有
し、従つて前記プログラム入力信号が第２の論
理値(1)を有し、かつ、前記第１参照電圧V_RPが
正電圧極性を有する場合には、前記自動ゼロ化
期間内には、前記アナログ入力信号V_INを前記
第１入力コンデンサ１２６に印加するとともに
前記増分参照電圧V_TAP(N)を前記第２入力コンデ
ンサ１２８に印加し、かつ、前記比較期間内に
は、前記接地電位を前記第１入力コンデンサ１
２６及び前記第２入力コンデンサ１２８にそれ
ぞれ印加するように、前記スイツチ装置１３２
〜１３８を制御するように構成された前記制御
装置７０とを包含することを特徴とするアナロ
グ・デイジタル変換器６０。２特許請求の範囲第１項に記載のアナログ・デ
イジタル変換器６０であつて、前記複数の比較装
置８０_a−８０_pに接続され、前記複数の比較装置
８０_a−８０_pよりの出力信号Ｂ１−Ｂ１５に応答
して前記デイジタル表示を生成するためのエンコ
ーダ装置６８を更に包含することを特徴とするア
ナログ・デイジタル変換器６０。３特許請求の範囲第１項又は第２項に記載のア
ナログ・デイジタル変換器６０において、前記デ
イジタル表示は、複数の高位ビツトと複数の低位
ビツトとを有し、前記アナログ・デイジタル変換
器６０は、第１段階において前記複数の高位ビツ
トを生成し、かつ、第２段階において前記複数の
低位ビツトを生成するようにされており、そのた
め前記アナログ・デイジタル変換器６０は、前記
比較装置８０_a−８０_pのそれぞれと接続され、前
記第１段階において生成された前記複数の高位ビ
ツトに相当する前記増分参照電圧V_TAP(N)を発生す
る電圧発生装置８６_a−８６_pと、コンデンサ切換
形増幅装置７４であつて、一対の第１及び第２入
力コンデンサ２６８，２７０を有し、前記アナロ
グ入力信号V_INの値からの前記複数の高位ビツト
に相当する前記増分参照電圧V_TAP(N)を減算して剰
余電圧信号を発生し、かつ、前記剰余電圧信号に
所定の係数を乗算して積信号V_OUTを発生するた
めの前記コンデンサ切換形増幅装置７４とをさら
に包含し、前記制御装置７０は、前記第２段階中
に、前記最大スケールアナログ入力信号と前記第
１参照電圧V_RPとの相対的電圧極性によつて決定
される順序に従つて、前記アナログ入力信号を、
前記コンデンサ切換形増幅装置７４の前記一対の
入力コンデンサ２６８，２７０の中の第１入力コ
ンデンサ２６８に印加させ、かつ、前記複数の高
位ビツトに相当する前記増分参照電圧V_TAP(N)を、
前記コンデンサ切換形増幅装置７４の前記一対の
入力コンデンサ２６８，２７０の中の第２入力コ
ンデンサ２７０に印加させ、さらに、前記第２段
階中に、前記積信号V_OUTを、前記複数の比較装
置８０_a−８０_pに供給して前記複数の低位ビツト
を生成させるように構成されたことを特徴とする
アナログ・デイジタル変換器６０。