JPH0556663B2 - - Google Patents
Info
- Publication number
- JPH0556663B2 JPH0556663B2 JP59081170A JP8117084A JPH0556663B2 JP H0556663 B2 JPH0556663 B2 JP H0556663B2 JP 59081170 A JP59081170 A JP 59081170A JP 8117084 A JP8117084 A JP 8117084A JP H0556663 B2 JPH0556663 B2 JP H0556663B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- capacitor
- trench
- polysilicon layer
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 19
- 229920005591 polysilicon Polymers 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 239000010410 layer Substances 0.000 description 21
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 238000003686 Davis oxidations reaction Methods 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
（技術分野）
この発明は半導体RAM装置の製造方法、詳し
くは高集積化が可能な１トランジスタ、１キヤパ
シタ型のMISダイナミツクメモリ素子の構造及び
製造方法に関するものである。[Detailed Description of the Invention] (Technical Field) The present invention relates to a method for manufacturing a semiconductor RAM device, and more particularly, to a structure and method for manufacturing a 1-transistor, 1-capacitor type MIS dynamic memory element that can be highly integrated. .
（従来の技術）
従来から、１トランジスタ、１キヤパシタ型の
MOSダイナミツクメモリは高集積化に適してい
るため、MOS型ランダムアクセスメモリ
（RAM）に広く用いられている。最近では256K
ビツトDRAMも実用化され、さらに1Mビツトへ
と高集積化がはかられている。(Conventional technology) Conventionally, one transistor, one capacitor type
Because MOS dynamic memory is suitable for high integration, it is widely used in MOS random access memory (RAM). Recently 256K
Bit DRAM has also been put into practical use, and efforts are being made to further increase the density to 1M bits.
しかし、この高集積化をはかる上で、次のよう
な問題点があげられる。すなわち、高集積化に伴
ないキヤパシタの面積が減少するため、キヤパシ
タに電荷を蓄えて情報を記憶する１トランジス
タ、１キヤパシタ型のMOSダイナミツクメモリ
ではα線や雑音に対する余裕を確保するのが困難
になる。そこで、キヤパシタの単位面積当りの容
量を増加させる方法として、キヤパシタの誘電体
であるSiO2を薄くしたり、高誘電体を用いたり
することが試みられているが、誘電体膜のリーク
や耐圧など電気的特性上に問題があり、実用的で
はない。また、半導体基板に溝を掘り、溝の側面
もキヤパシタとして利用し、キヤパシタの容量を
増大される試みがなされている。これは
1982IEEE International Electron Davices
Meeting，26.9P.P.806〜808および日経エレクト
ロニクス1982、12−20P.P.74〜75などに開示され
ている。しかし、溝をエツチングする際のダメー
ジによるキヤパシタ酸化膜（誘電体）の耐圧の低
下や、キヤパシタ間のリーク電流、また、製造プ
ロセス上で溝の深さのモニターが出来ないなどの
欠点がある。 However, the following problems arise in achieving this high degree of integration. In other words, as the area of the capacitor decreases with higher integration, it is difficult to secure margin against alpha rays and noise in a 1-transistor, 1-capacitor type MOS dynamic memory that stores information by storing charge in the capacitor. become. Therefore, as a way to increase the capacitance per unit area of the capacitor, attempts have been made to make the capacitor's dielectric material, SiO 2 , thinner or to use a high dielectric material. There are problems with electrical characteristics such as this, making it impractical. Furthermore, attempts have been made to increase the capacitance of a capacitor by digging a trench in a semiconductor substrate and using the side surfaces of the trench as a capacitor. this is
1982IEEE International Electron Davises
Meeting, 26.9 PP 806-808 and Nikkei Electronics 1982, 12-20 PP 74-75. However, there are drawbacks such as a reduction in the withstand voltage of the capacitor oxide film (dielectric) due to damage caused when etching the grooves, leakage current between capacitors, and the inability to monitor the depth of the grooves during the manufacturing process.
（発明の目的）
この発明の目的はキヤパシタの単位面積当りの
容量が大きくとれ、高集積化に適したMISダイナ
ミツクメモリ素子を高歩留りで得ることができる
半導体RAM装置の構造及び製造方法を提供する
ことにある。(Objective of the Invention) The object of the invention is to provide a structure and manufacturing method for a semiconductor RAM device that can obtain a high-yield MIS dynamic memory element that has a large capacitance per unit area of the capacitor and is suitable for high integration. It's about doing.
（発明の構成）
本発明は半導体基板上にフイールド酸化膜を形
成する工程と、該フイールド酸化膜に前記基板に
達する溝を形成する工程と、該形成された溝の底
面に酸化膜を形成する工程と、その後前記溝の内
面に第１ポリシリコン層、誘電体層、第２ポリシ
リコン層を順次積層し、キヤパシタを形成する工
程とを含むことを特徴とする半導体RAM装置の
構造及び製造方法にある。(Structure of the Invention) The present invention includes a step of forming a field oxide film on a semiconductor substrate, a step of forming a groove reaching the substrate in the field oxide film, and forming an oxide film on the bottom surface of the formed groove. A structure and manufacturing method of a semiconductor RAM device characterized by comprising a step of successively stacking a first polysilicon layer, a dielectric layer, and a second polysilicon layer on the inner surface of the groove to form a capacitor. It is in.
（実施例）
本発明の一実施例の製造工程断面図を第１図Ａ
〜Ｊに示す。以下、この図にしたがつて説明す
る。(Example) A cross-sectional view of the manufacturing process of an example of the present invention is shown in Figure 1A.
- Shown in J. The explanation will be given below with reference to this figure.
まず、Ｐ型シリコン半導体基板１上に膜厚300
〜500Åのパツドシリコン酸化膜２を熱酸化によ
り形成し、その上にCVD法（化学的気相成長法）
により窒化シリコン膜３を1500〜2500Åの膜厚で
堆積させる。窒化シリコン膜３上のアクテイブ領
域となる場所にレジスト４を選択的に形成し、
CF4およびO2を用いたドライエツチング装置によ
り、窒化シリコン膜３をエツチングする。その後
レジスト４および窒化シリコン膜３をマスクとし
て、ボロン（Ｂ）をエネルギー50〜100keV、ド
ーズ量１〜３×1013cm-2でイオン注入することに
よりチヤンネルストツプ層５を形成し、第１図Ａ
に示す構造となる。 First, a film with a thickness of 300 mm is deposited on a P-type silicon semiconductor substrate 1.
A padded silicon oxide film 2 of ~500 Å is formed by thermal oxidation, and then CVD (chemical vapor deposition) is applied on top of it.
A silicon nitride film 3 is deposited to a thickness of 1500 to 2500 Å. A resist 4 is selectively formed on the silicon nitride film 3 at a location that will become an active region,
The silicon nitride film 3 is etched using a dry etching device using CF 4 and O 2 . Thereafter, using the resist 4 and the silicon nitride film 3 as masks, boron (B) is ion-implanted at an energy of 50 to 100 keV and a dose of 1 to 3×10 13 cm -2 to form a channel stop layer 5. Diagram A
The structure is shown in .
レジスト４を除去し、窒化シリコン膜３を耐酸
化マスクとしてウエツト酸素雰囲気で熱酸化を行
なうことにより膜厚0.8〜1.5μmのフイールド酸化
膜６を形成する。その後窒化シリコン膜３および
パツド酸化膜２を除去して第１図Ｂの構造にな
る。 The resist 4 is removed and thermal oxidation is performed in a wet oxygen atmosphere using the silicon nitride film 3 as an oxidation-resistant mask to form a field oxide film 6 with a thickness of 0.8 to 1.5 μm. Thereafter, silicon nitride film 3 and pad oxide film 2 are removed to obtain the structure shown in FIG. 1B.
次にフイールド酸化膜６の中にキヤパシタを埋
め込むための例えば1μm×4μmの開口部を有する
溝７を形成する。これはレジスト８を選択的に形
成し、CHF3およびC2F6ガスを用いた異方性ドラ
イエツチング装置を用い、垂直な断面形状を持つ
ようにエツチングする。フイールド酸化膜６のエ
ツチング速度はシリコンのエツチング速度に比べ
10倍程度速いため、シリコン基板１をエツチング
のストツパーとして用いることが出来、溝７の深
さをフイールド酸化膜厚と同一にすることは容易
である。〔第１図Ｃ〕
レジスト８を除去した後、溝７の底部およびア
クテイブ領域のシリコン基板１が露出している部
分を熱酸化により酸化し、膜厚300〜1000Åの酸
化膜９を形成し、アクテイブ領域上の酸化膜の一
部をホトリソグラフイー技術を用いて除去し、開
口部１０を設ける。〔第１図Ｄ〕
リン（Ｐ）を高濃度、例えば１×1020〜５×
1020cm-3の濃度に含む第１ポリシリコン層１１を
膜厚1500〜2000Åで堆積させ、ホトリソグラフイ
ー技術によりパターニングする。なお、N+拡散
層１２は第１ポリシリコン層１１の堆積の時およ
びその後の熱処理工程のときに形成される。〔第
１図Ｅ〕
さらに、誘電体として窒化シリコン膜１３を減
圧CVD法により膜厚200〜400Åで堆積させ、そ
の上に第２ポリシリコン層１４を同様に減圧
CVD法により膜厚1500〜2000Åで堆積し、溝７
を完全に埋める。第２ポリシリコン層１４の上に
レジスト１５を選択的に形成し、このレジスト１
５をマスクとしてCF4およびO2ガスを用いたドラ
イエツチング装置で第２ポリシリコン層１４およ
び窒化シリコン膜１３をエツチングする。〔第１
図Ｆ〕
レジスト１５を除去後、熱酸化によりトランフ
アゲートトランジスタのゲート酸化膜となる酸化
膜１６を露出しているシリコン基板１上につける
と同時に、第１ポリシリコン層１１および第２ポ
リシリコン層１４上にも層間絶縁用に酸化膜１６
を形成する。この酸化膜１６上にスパツタ法によ
りモリブデンシリサイド（MoSi2）１７を3000〜
4000Åの膜厚で被着させ、このモリブデンシリサ
イド１７の上に選択的にレジスト１８を形成す
る。〔第１図Ｇ〕
このレジスト１８をマスクとしてCF4およびO2
ガスを用いたドライエツチング装置によりモリブ
デンシリサイド１７および酸化膜１６をエツチン
グする。レジストを除去後、モリブデンシリサイ
ド１７、第２ポリシリコン層１４、第１ポリシリ
コン層１１をマスクとしてヒ素（As）をエネル
ギー40〜60keV、ドース量５×1015〜２×1016cm-
２でイオン注入してN+拡散層１９，２０を形成す
る。〔第１図Ｈ〕
さらに、絶縁膜２１、例えばリンガラス
（PSG）を全面に被着し、拡散層２０上にコンタ
クトホール２２を開孔し、ビツト線２３をアルミ
ニウム（Ａ）で形成する。〔第１図Ｉ〕
最後に、全面に保護膜２４を形成して半導体
RAM装置が完成する。〔第１図Ｊ〕
なお第１図Ｊの上面図を第２図に示す。 Next, a trench 7 having an opening of 1 μm×4 μm, for example, for embedding a capacitor is formed in the field oxide film 6. In this process, the resist 8 is selectively formed and etched to have a vertical cross-sectional shape using an anisotropic dry etching device using CHF 3 and C 2 F 6 gases. The etching speed of the field oxide film 6 is compared to that of silicon.
Since the etching speed is about 10 times faster, the silicon substrate 1 can be used as an etching stopper, and it is easy to make the depth of the groove 7 the same as the field oxide film thickness. [FIG. 1C] After removing the resist 8, the bottom of the trench 7 and the exposed portion of the silicon substrate 1 in the active region are oxidized by thermal oxidation to form an oxide film 9 with a thickness of 300 to 1000 Å, A portion of the oxide film on the active region is removed using photolithography to form an opening 10. [Figure 1D] Phosphorus (P) at a high concentration, e.g. 1×10 20 to 5×
A first polysilicon layer 11 containing a concentration of 10 20 cm -3 is deposited to a thickness of 1500 to 2000 Å and patterned by photolithography. Note that the N + diffusion layer 12 is formed during the deposition of the first polysilicon layer 11 and during the subsequent heat treatment process. [Fig. 1E] Furthermore, a silicon nitride film 13 as a dielectric is deposited to a thickness of 200 to 400 Å by low pressure CVD method, and a second polysilicon layer 14 is deposited on top of it by a low pressure CVD method.
Deposited with a film thickness of 1500 to 2000 Å by CVD method, groove 7
fill completely. A resist 15 is selectively formed on the second polysilicon layer 14.
The second polysilicon layer 14 and the silicon nitride film 13 are etched using a dry etching device using CF 4 and O 2 gases using 5 as a mask. [1st
FIG. F] After removing the resist 15, an oxide film 16 that will become the gate oxide film of the transfer gate transistor is formed on the exposed silicon substrate 1 by thermal oxidation, and at the same time the first polysilicon layer 11 and the second polysilicon layer are An oxide film 16 is also formed on the layer 14 for interlayer insulation.
form. Molybdenum silicide (MoSi 2 ) 17 is deposited on this oxide film 16 by a sputtering method at a concentration of 3000~
A resist 18 is selectively formed on the molybdenum silicide 17 by depositing it to a thickness of 4000 Å. [Figure 1 G] Using this resist 18 as a mask, CF 4 and O 2
Molybdenum silicide 17 and oxide film 16 are etched using a dry etching device using gas. After removing the resist, using the molybdenum silicide 17, second polysilicon layer 14, and first polysilicon layer 11 as masks, arsenic (As) is applied at an energy of 40 to 60 keV and a dose of 5×10 15 to 2×10 16 cm -
2 , ion implantation is performed to form N + diffusion layers 19 and 20. [FIG. 1H] Furthermore, an insulating film 21, such as phosphor glass (PSG), is deposited on the entire surface, a contact hole 22 is opened on the diffusion layer 20, and a bit line 23 is formed of aluminum (A). [Figure 1 I] Finally, a protective film 24 is formed on the entire surface to protect the semiconductor.
The RAM device is completed. [FIG. 1 J] A top view of FIG. 1 J is shown in FIG. 2.
以上説明した実施例ではＰ型シリコン半導体基
板を用いたＮチヤネルMOSセルの製造方法を示
したが、Ｎ型シリコン半導体基板を用い、ドープ
する不純物の極性をそれに合わせて反転してやれ
ばＰチヤネルMOSセルとすることが可能なのは
言うまでもない。また、基板中にウエル領域を設
けCMOS化することもできる。さらに、本実施
例では誘電体として窒化シリコンを用いたが、シ
リコン酸化膜などを使用してもかまわない。 In the embodiment described above, a method for manufacturing an N-channel MOS cell using a P-type silicon semiconductor substrate was shown, but if an N-type silicon semiconductor substrate is used and the polarity of the doped impurity is reversed accordingly, a P-channel MOS cell can be produced. Needless to say, it is possible to do so. Furthermore, a well region can be provided in the substrate to form a CMOS. Furthermore, although silicon nitride is used as the dielectric in this embodiment, a silicon oxide film or the like may also be used.
（発明の効果）
以上説明したように、フイールド酸化膜中に溝
を掘りその溝の中にポリシリコン−誘電体−ポリ
シリコンから構成されるキヤパシタを埋め込んで
いるため、単位面積当りのキヤパシタ容量を大き
くすることができ、超高集積メモリとして利用で
きる。又、キヤパシタとしてMOSキヤパシタで
はなく、ポリシリコン−誘電体−ポリシリコンか
ら構成されるものを使用しているため次のような
利点がある。第１にシリコン基板に溝を掘りその
側面及び底面に酸化膜をつけMOSキヤパシタと
する方法ではエツチング時の損傷やストレスによ
り良好な絶縁耐圧を持つた酸化膜が得られない
が、本発明ではこのような酸化膜をキヤパシタと
して使用しないためキヤパシタの耐圧は良好であ
る。第２に動作時の電源電圧変動の影響を少なく
するため、キヤパシタの片側はVss電位（通常は
接地電位）にするのが望ましいが、MOSキヤパ
シタにおいては必要であつたデプレツシヨン化
が、不要となる。第３に、キヤパシタが酸化膜に
囲まれて、基板より絶縁されているため、α線や
インパクトイオン化によつて基板中に生じるキヤ
リアがキヤパシタに流れ込んで誤動作を引き起す
ような事はない。(Effects of the Invention) As explained above, since a trench is dug in the field oxide film and a capacitor composed of polysilicon-dielectric-polysilicon is embedded in the trench, the capacitance per unit area can be reduced. It can be made larger and can be used as an ultra-highly integrated memory. Furthermore, since a capacitor composed of polysilicon-dielectric-polysilicon is used instead of a MOS capacitor, there are the following advantages. First, in the method of forming a MOS capacitor by digging a trench in a silicon substrate and forming an oxide film on the sides and bottom of the trench, it is not possible to obtain an oxide film with good dielectric strength due to damage and stress during etching. Since such an oxide film is not used as a capacitor, the withstand voltage of the capacitor is good. Second, in order to reduce the influence of power supply voltage fluctuations during operation, it is desirable to set one side of the capacitor to Vss potential (usually ground potential), but depletion, which is necessary for MOS capacitors, is now unnecessary. Become. Third, since the capacitor is surrounded by an oxide film and insulated from the substrate, carriers generated in the substrate due to alpha rays or impact ionization will not flow into the capacitor and cause malfunction.
また、製造プロセス上の利点として溝を掘る
際、基板をストツパーとして使用するためのイン
ラインでのモニターが可能となる。 Additionally, as an advantage in the manufacturing process, it is possible to monitor the board in-line to use it as a stopper when digging trenches.
即ち、フイールド酸化膜厚と同じ深さの溝が形
成されるため、溝の深さのモニターはフイールド
酸化膜厚で行え、かつフイールド酸化膜厚の制御
は通常容易に行われており、溝の深さの再現性は
良好となる。 In other words, since a trench is formed with the same depth as the field oxide film thickness, the trench depth can be monitored using the field oxide film thickness, and the field oxide film thickness is usually easily controlled. The reproducibility of depth is good.
さらに、本発明によれば、キヤパシタの容量と
して40〜50fF（1fF＝10-15Ｆ）以上を容易に得る
ことができるという利点がある。 Further, according to the present invention, there is an advantage that a capacitance of 40 to 50 fF (1 fF = 10 -15 F) or more can be easily obtained.
第１図Ａ〜Ｊは本発明の一実施例の工程断面
図、第２図は第１図Ｊの上面図である。
１……Ｐ型シリコン半導体基板、２……パツド
シリコン酸化膜、３……窒化シリコン膜、４，
８，１５，１８……レジスト、５……チヤンネル
ストツプ層、６……フイールド酸化膜、７……
溝、９，１６……酸化膜、１０……開口部、１１
……第１ポリシリコン層、１２，１９，２０……
N+拡散層、１３……窒化シリコン酸化膜、１４
……第２ポリシリコン層、１７……モリブデンシ
リサイド、２１……絶縁膜、２２……コンタクト
ホール、２３……ビツト線、２４……保護膜。
1A to 1J are process sectional views of an embodiment of the present invention, and FIG. 2 is a top view of FIG. 1J. 1... P-type silicon semiconductor substrate, 2... Padded silicon oxide film, 3... Silicon nitride film, 4,
8, 15, 18...Resist, 5...Channel stop layer, 6...Field oxide film, 7...
Groove, 9, 16... Oxide film, 10... Opening, 11
...First polysilicon layer, 12, 19, 20...
N + diffusion layer, 13...Silicon nitride oxide film, 14
... second polysilicon layer, 17 ... molybdenum silicide, 21 ... insulating film, 22 ... contact hole, 23 ... bit line, 24 ... protective film.
Claims (1)
膜、第２ポリシリコンからなるキヤパシタが、フ
イールド酸化膜に形成された底部に酸化膜をもつ
溝の内部に埋め込まれていることを特徴とする半
導体RAM装置の構造。 ２ 半導体基板上にフイールド酸化膜を形成する
工程と、該フイールド酸化膜に前記基板に達する
溝を形成する工程と、該形成された溝の底部に酸
化膜を形成する工程と、その後、前記溝の内面に
第１ポリシリコン層、誘電体層、第２ポリシリコ
ン層を順次積層し、キヤパシタを形成する工程と
を含むことを特徴とする半導体RAM装置の製造
方法。[Claims] 1. A capacitor made of a first polysilicon, a dielectric film, and a second polysilicon formed in sequence is embedded in a trench formed in a field oxide film and having an oxide film at the bottom. A structure of a semiconductor RAM device characterized by: 2. A step of forming a field oxide film on a semiconductor substrate, a step of forming a trench in the field oxide film reaching the substrate, a step of forming an oxide film at the bottom of the formed trench, and then a step of forming a trench in the trench. 1. A method for manufacturing a semiconductor RAM device, comprising the step of sequentially stacking a first polysilicon layer, a dielectric layer, and a second polysilicon layer on the inner surface of the semiconductor RAM device to form a capacitor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081170A JPS60225461A (en) | 1984-04-24 | 1984-04-24 | Manufacture of semiconductor ram device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081170A JPS60225461A (en) | 1984-04-24 | 1984-04-24 | Manufacture of semiconductor ram device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60225461A JPS60225461A (en) | 1985-11-09 |
| JPH0556663B2 true JPH0556663B2 (en) | 1993-08-20 |
Family
ID=13738981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59081170A Granted JPS60225461A (en) | 1984-04-24 | 1984-04-24 | Manufacture of semiconductor ram device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60225461A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5250458A (en) * | 1987-02-25 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing semiconductor memory device having stacked memory capacitors |
| JP2767104B2 (en) * | 1987-03-30 | 1998-06-18 | 三菱電機株式会社 | Method for manufacturing semiconductor device |
-
1984
- 1984-04-24 JP JP59081170A patent/JPS60225461A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60225461A (en) | 1985-11-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4199338B2 (en) | Semiconductor device and manufacturing method thereof | |
| US4672410A (en) | Semiconductor memory device with trench surrounding each memory cell | |
| JPS63245954A (en) | semiconductor memory | |
| JPH0365905B2 (en) | ||
| JPH08250677A (en) | Semiconductor memory device and manufacturing method thereof | |
| US5106774A (en) | Method of making trench type dynamic random access memory device | |
| JPH0770617B2 (en) | Semiconductor memory device | |
| JPS6267862A (en) | Semiconductor storage device and manufacture thereof | |
| JPH11284146A (en) | Semiconductor memory device and method of manufacturing the same | |
| KR950012744B1 (en) | Method of producing semiconductor memory device | |
| US6087213A (en) | Semiconductor memory device and manufacturing method thereof | |
| JPH0369185B2 (en) | ||
| JPS60239053A (en) | Semiconductor ram device | |
| JPH0347588B2 (en) | ||
| JPH0556663B2 (en) | ||
| JP3129750B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| JPS60113461A (en) | Manufacture of semiconductor device | |
| JPS60227461A (en) | Semiconductor integrated circuit device and manufacture thereof | |
| JPH0329186B2 (en) | ||
| JPH0750745B2 (en) | Semiconductor device | |
| JPH0444428B2 (en) | ||
| JPS63228664A (en) | Dynamic random access memory device | |
| JP3071274B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| JPS63278268A (en) | Dynamic random-access memory cell | |
| JPH0232564A (en) | Semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |