JPH0557734B2 - - Google Patents
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- Publication number
- JPH0557734B2 JPH0557734B2 JP62123263A JP12326387A JPH0557734B2 JP H0557734 B2 JPH0557734 B2 JP H0557734B2 JP 62123263 A JP62123263 A JP 62123263A JP 12326387 A JP12326387 A JP 12326387A JP H0557734 B2 JPH0557734 B2 JP H0557734B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- gate electrode
- manufacturing
- ion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特に絶
縁ゲート型電界効果トランジスタのゲート電極側
面に側壁を形成する製造方法に関する。
縁ゲート型電界効果トランジスタのゲート電極側
面に側壁を形成する製造方法に関する。
〔従来の技術〕
絶縁ゲート型電界効果トランジスタ（以下
MOSFETと記す）の短チヤネル化、又はゲート
電極及びソース・ドレイン拡散層のシリサイド化
のため、ゲート電極の側面に絶縁膜の側壁を形成
する必要がある。
MOSFETと記す）の短チヤネル化、又はゲート
電極及びソース・ドレイン拡散層のシリサイド化
のため、ゲート電極の側面に絶縁膜の側壁を形成
する必要がある。
従来、この側壁の形成方法として、ゲート電極
を形成した後、CVD法等により絶縁膜を成長し、
異方性エツチングにより、絶縁膜を除去し、ゲー
ト電極の側面に絶縁膜の側壁を残すという方法が
あつた。
を形成した後、CVD法等により絶縁膜を成長し、
異方性エツチングにより、絶縁膜を除去し、ゲー
ト電極の側面に絶縁膜の側壁を残すという方法が
あつた。
前述した従来のゲート電極の側面の側壁形成方
法は、ゲート電極の側面に成長した膜とそれ以上
の部分に成長した膜の異方性エツチングに対する
エツチングレートが同じであるため、異方性エツ
チングのエツチングレートがウエハ面内でばらつ
きがあると、形成される側壁の形状が均一となら
ず、また最悪の場合、側面に成長した膜もエツチ
ングされ、側壁が形成されないという欠点があつ
た。
法は、ゲート電極の側面に成長した膜とそれ以上
の部分に成長した膜の異方性エツチングに対する
エツチングレートが同じであるため、異方性エツ
チングのエツチングレートがウエハ面内でばらつ
きがあると、形成される側壁の形状が均一となら
ず、また最悪の場合、側面に成長した膜もエツチ
ングされ、側壁が形成されないという欠点があつ
た。
また異方性エツチングとして、一般的に反応性
イオンエツチングが用いられるが、このエツチン
グにより、エツイチングの最終段階でソース・ド
レイン拡散層領域の半導体基板表面がエツチング
雰囲気にさらされるため、半導体基板がエツチン
グされ、また汚染や欠陥等が生じて、ソース・ド
レイン拡散層のリーク電流が増大するという欠点
があつた。
イオンエツチングが用いられるが、このエツチン
グにより、エツイチングの最終段階でソース・ド
レイン拡散層領域の半導体基板表面がエツチング
雰囲気にさらされるため、半導体基板がエツチン
グされ、また汚染や欠陥等が生じて、ソース・ド
レイン拡散層のリーク電流が増大するという欠点
があつた。
本発明の目的は、前記欠点が解決され、側壁が
良好に形成され、また半導体基板に損傷を与えな
いようにする半導体装置の製造方法を提供するこ
とにある。
良好に形成され、また半導体基板に損傷を与えな
いようにする半導体装置の製造方法を提供するこ
とにある。
本発明の半導体装置の製造方法の構成は、半導
体基板にゲート電極を形成した後、前記半導体基
板上に第１の絶縁膜を形成する工程と前記第１の
絶縁膜上に第２の絶縁膜を形成する工程と、前記
第２の絶縁膜の前記ゲート電極の側面に位置する
部分以外の前記第２の絶縁膜を選択的に除去する
工程と、前記第１の絶縁膜の前記ゲート電極の側
面に位置する部分に比べて他の部分に不純物が優
勢的にイオン注入されるように、イオン注入エネ
ルギを選択して、前記第１の絶縁膜に不純物をイ
オン注入する工程と、前記不純物をイオン注入し
た前記第１の絶縁膜をウエツトエツチングにより
選択的に除去する工程とを備えていることを特徴
とする。
体基板にゲート電極を形成した後、前記半導体基
板上に第１の絶縁膜を形成する工程と前記第１の
絶縁膜上に第２の絶縁膜を形成する工程と、前記
第２の絶縁膜の前記ゲート電極の側面に位置する
部分以外の前記第２の絶縁膜を選択的に除去する
工程と、前記第１の絶縁膜の前記ゲート電極の側
面に位置する部分に比べて他の部分に不純物が優
勢的にイオン注入されるように、イオン注入エネ
ルギを選択して、前記第１の絶縁膜に不純物をイ
オン注入する工程と、前記不純物をイオン注入し
た前記第１の絶縁膜をウエツトエツチングにより
選択的に除去する工程とを備えていることを特徴
とする。
次に本発明について図面を参照して詳細に説明
する。MOSFETを用いた半導体集積回路装置の
製造方法は本発明の第１の実施例として、 第１図ａ乃至第１図ｄを用いて工程を追つて説
明する。
する。MOSFETを用いた半導体集積回路装置の
製造方法は本発明の第１の実施例として、 第１図ａ乃至第１図ｄを用いて工程を追つて説
明する。
第１図ａにおいて、Ｐ型シリコン基板１の不活
性領域に、Ｐ型不純物拡散層のチヤネルストツパ
２と1μｍのフイールド酸化膜３を形成する。次
に活性領域に300Åのゲート酸化膜４を成長し、
その上にＮ型不純物を拡散した多結晶シリコンを
形成し、写真蝕刻法により、ゲート電極５を形成
し、ゲート電極の表面に酸化膜６を成長する。次
に、リンを１×1013cm-2ほどイオン注入し、高抵
抗のＮ型不純物拡散層７を形成する。その後、
CVD法により、0.3μの酸化膜８を成長し、その
上にCVD法により、500Åの窒化膜９を成長す
る。
性領域に、Ｐ型不純物拡散層のチヤネルストツパ
２と1μｍのフイールド酸化膜３を形成する。次
に活性領域に300Åのゲート酸化膜４を成長し、
その上にＮ型不純物を拡散した多結晶シリコンを
形成し、写真蝕刻法により、ゲート電極５を形成
し、ゲート電極の表面に酸化膜６を成長する。次
に、リンを１×1013cm-2ほどイオン注入し、高抵
抗のＮ型不純物拡散層７を形成する。その後、
CVD法により、0.3μの酸化膜８を成長し、その
上にCVD法により、500Åの窒化膜９を成長す
る。
次に、第１図ｂにおいて、窒化膜９を異方性エ
ツチングにより、ゲート電極５の側面にのみ窒化
膜９を残し、他の部分を選択的に除去する。次
に、リンを加速エネルギ100keVで、１×1016cm
-2ほどイオン注入し、リンを添加した酸化膜１０
を形成する。
ツチングにより、ゲート電極５の側面にのみ窒化
膜９を残し、他の部分を選択的に除去する。次
に、リンを加速エネルギ100keVで、１×1016cm
-2ほどイオン注入し、リンを添加した酸化膜１０
を形成する。
次に、第１図ｃにおいて、バツフアード・フツ
酸により、リンを添加した酸化膜１０を除去し、
ゲート電極５の側面に側壁１１を形成する。この
時に、ゲート電極５の側面に残つている窒化膜９
は、エツチングされないため、側壁１１の幅はエ
ツチングにより減少しない。
酸により、リンを添加した酸化膜１０を除去し、
ゲート電極５の側面に側壁１１を形成する。この
時に、ゲート電極５の側面に残つている窒化膜９
は、エツチングされないため、側壁１１の幅はエ
ツチングにより減少しない。
次に第１図ｄにおいて、ヒ素のイオン注入によ
り、低抵抗のＮ型不純物拡散層１２を形成し、そ
の後、通常のプロセスに従い、層間絶縁膜１３を
成長し、シリコンを含んだアルミニウム電極１４
を形成して完成する。
り、低抵抗のＮ型不純物拡散層１２を形成し、そ
の後、通常のプロセスに従い、層間絶縁膜１３を
成長し、シリコンを含んだアルミニウム電極１４
を形成して完成する。
第２図ａ乃至第２図ｃは本発明の第２の実施例
の半導体装置の製造方法を示す断面図である。第
２図ａにおいては、第１図ｂまでのプロセスを経
た後リンを添加した酸化膜１０及びソース・ドレ
イン拡散層上の酸化膜４、ゲート電極上の酸化膜
６を除去する。
の半導体装置の製造方法を示す断面図である。第
２図ａにおいては、第１図ｂまでのプロセスを経
た後リンを添加した酸化膜１０及びソース・ドレ
イン拡散層上の酸化膜４、ゲート電極上の酸化膜
６を除去する。
次に第２図において、スパツタ法により、1000
Åのチタン膜１５を形成する。次に第２図ｃにお
いて、600℃、窒素雰囲気中で熱処理を行なつて、
チタン・シリサイド層１６を形成し、その後通常
のプロセスに従い、層間膜１３を成長し、シリコ
ンを含んだアルミニウム電極１４を形成して、完
成する。
Åのチタン膜１５を形成する。次に第２図ｃにお
いて、600℃、窒素雰囲気中で熱処理を行なつて、
チタン・シリサイド層１６を形成し、その後通常
のプロセスに従い、層間膜１３を成長し、シリコ
ンを含んだアルミニウム電極１４を形成して、完
成する。
以上説明したように、本発明は、不純物がイオ
ン注入された酸化膜のエツチングレートが、不純
物がイオン注入されていない酸化膜より大きいた
め、等方性のエツチングであるウエツトエツチン
グによつて、ゲート電極の側面に側壁を形成で
き、そしてウエツトエツチングであるため、半導
体基板表面に損傷を与えることがなく、リーク電
流の少ないソース・ドレイン拡散層を形成するこ
とが出来るという効果がある。
ン注入された酸化膜のエツチングレートが、不純
物がイオン注入されていない酸化膜より大きいた
め、等方性のエツチングであるウエツトエツチン
グによつて、ゲート電極の側面に側壁を形成で
き、そしてウエツトエツチングであるため、半導
体基板表面に損傷を与えることがなく、リーク電
流の少ないソース・ドレイン拡散層を形成するこ
とが出来るという効果がある。
特に、第１の実施例で示したMOSFETは、側
壁１１の幅により、高抵抗化拡酸層７の長さが決
定され、それにより、MOSFETの特性が大きく
影響されるため、側壁１１の幅を高精度に制御す
る必要があるが、本発明によれば側壁１１の側面
にエツチングレートの小さい膜、例えば窒化膜９
を形成することにより、側壁の幅を精度良く形成
することが出来るという効果がある。
壁１１の幅により、高抵抗化拡酸層７の長さが決
定され、それにより、MOSFETの特性が大きく
影響されるため、側壁１１の幅を高精度に制御す
る必要があるが、本発明によれば側壁１１の側面
にエツチングレートの小さい膜、例えば窒化膜９
を形成することにより、側壁の幅を精度良く形成
することが出来るという効果がある。
したがつて、本発明は、信頼性の高い、集積度
の向上した半導体装置を得ることが出来る効果が
ある。
の向上した半導体装置を得ることが出来る効果が
ある。
第１図ａ乃至第１図ｄは本発明の第１の実施例
の半導体装置の製造方法を工程順に示す断面図、
第２図ａ乃至第２図ｃは本発明の第２の実施例の
半導体装置の製造方法を工程順に示す断面図であ
る。 １……Ｐ型シリコン基板、２……チヤネルスト
ツパ、３……フイールド酸化膜、４……ゲート酸
化膜、５……ゲート電極、６……酸化膜、７……
高抵抗Ｎ型拡散層、８……酸化膜、９……窒化
膜、１０……リンを添加した酸化膜、１１……側
壁、１２……Ｎ型不純物拡散層、１３……層間絶
縁膜、１４……アルミニウム電極、１５……チタ
ン膜、１６……チタンシリサイド層。
の半導体装置の製造方法を工程順に示す断面図、
第２図ａ乃至第２図ｃは本発明の第２の実施例の
半導体装置の製造方法を工程順に示す断面図であ
る。 １……Ｐ型シリコン基板、２……チヤネルスト
ツパ、３……フイールド酸化膜、４……ゲート酸
化膜、５……ゲート電極、６……酸化膜、７……
高抵抗Ｎ型拡散層、８……酸化膜、９……窒化
膜、１０……リンを添加した酸化膜、１１……側
壁、１２……Ｎ型不純物拡散層、１３……層間絶
縁膜、１４……アルミニウム電極、１５……チタ
ン膜、１６……チタンシリサイド層。
Claims (1)
- 【特許請求の範囲】 １ 絶縁ゲート型電界効果トランジスタを製造す
る半導体装置の製造方法において、半導体基板に
ゲート電極を形成した後、前記半導体基板上に第
１の絶縁膜を形成する工程と、前記第１の絶縁膜
上に第２の絶縁膜を形成する工程と、前記第２の
絶縁膜の前記ゲート電極の側面に位置する部分以
外の前記第２の絶縁膜を選択的に除去する工程
と、前記第１の絶縁膜の前記ゲート電極の側面に
位置する部分に比べて、他の部分に不純物が優勢
的にイオン注入されるように、イオン注入エネル
ギを選択して、前記第１の絶縁膜に不純物をイオ
ン注入する工程と、前記不純物をイオン注入した
前記第１の絶縁膜をウエツトエツチングにより選
択的に除去する工程とを備えていることを特徴と
する半導体装置の製造方法。 ２ 第１の絶縁膜が、CVD法またはスパツタ法
により形成された酸化膜であり、第２の絶縁膜が
CVD法またはスパツタ法により形成された窒化
膜であることを特徴とする特許請求の範囲第１項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62123263A JPS63287063A (ja) | 1987-05-19 | 1987-05-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62123263A JPS63287063A (ja) | 1987-05-19 | 1987-05-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63287063A JPS63287063A (ja) | 1988-11-24 |
| JPH0557734B2 true JPH0557734B2 (ja) | 1993-08-24 |
Family
ID=14856237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62123263A Granted JPS63287063A (ja) | 1987-05-19 | 1987-05-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63287063A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3258290A1 (en) | 2016-06-14 | 2017-12-20 | Topcon Corporation | Survey system |
-
1987
- 1987-05-19 JP JP62123263A patent/JPS63287063A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3258290A1 (en) | 2016-06-14 | 2017-12-20 | Topcon Corporation | Survey system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63287063A (ja) | 1988-11-24 |
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