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JPH056219B2 - - Google Patents
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JPH056219B2 - - Google Patents

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Publication number
JPH056219B2
JPH056219B2 JP6366586A JP6366586A JPH056219B2 JP H056219 B2 JPH056219 B2 JP H056219B2 JP 6366586 A JP6366586 A JP 6366586A JP 6366586 A JP6366586 A JP 6366586A JP H056219 B2 JPH056219 B2 JP H056219B2
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JP
Japan
Prior art keywords
queue
input
control
channel processing
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP6366586A
Other languages
Japanese (ja)
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JPS62247444A (en
Inventor
Yoshifumi Ojiro
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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    • GPHYSICS
    • G06COMPUTING OR CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10Program control for peripheral devices
    • G06F13/12Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/122Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)

Description

【発明の詳細な説明】 〔概要〕 入出力要求のキユーのアンカ(制御テーブル)
に、複数台のチヤネル処理装置の各々に対応する
制御フラグを設け、該キユーに対してサービス出
来ないと判定したチヤネル処理装置は自分の制御
フラグをオンとして以後のサービスを止めるよう
にしたものである。
[Detailed Description of the Invention] [Summary] Queue anchor (control table) for input/output requests
In this system, a control flag is provided for each of the plurality of channel processing devices, and the channel processing device that determines that it cannot service the queue turns on its own control flag and stops further service. be.

〔産業上の利用分野〕[Industrial application field]

本発明は、コンピユータ・システム、特に中央
処理装置とは別に設けられたチヤネル処理装置に
よつて起動が試みられるチヤネル・バスの選択を
行う様な大型計算機システム等に於けるチヤネ
ル・パス制御方式に関する。
The present invention relates to a channel path control method in a computer system, particularly a large computer system in which a channel processing unit provided separately from a central processing unit selects a channel bus to be activated. .

〔従来の技術〕[Conventional technology]

個々の入出力デバイスに対するデータ転送及び
制御に用いられる物理・論理的な交信路をチヤネ
ル・パスと呼ぶ。現在、これらのパスの状態管理
又は制御を中央処理装置から独立して存在するチ
ヤネル処理装置にオフロード(offload)しよう
という技術がむしろ主流となつている。これに関
連し、中央処理装置が発行する入出力要求を処理
するために、入出力構成とチヤネル・パスに適合
した構造のキユーを設け、このキユーをチヤネル
処理装置が能動的にフエツチし、デキユーするこ
とにより入出力処理が開始される技術が開発され
た。これらのキユーは主記憶と入出力デバイスを
繋ぐチヤネル・パスのグループ毎に設けられる。
従つて、或るキユーのエントリは複数個存在する
チヤネル処理装置の全てが処理可能であるとは限
らない。また、キユーのエントリの或るものはそ
のキユーが属するパス・グループのうちの1本の
パスにしか繋がつていない入出力デバイスに関す
るものかもしれない。この場合、そのパスを持つ
チヤネル処理装置のみがこのエントリに関する処
理を実行することができる。
A physical/logical communication path used for data transfer and control of individual input/output devices is called a channel path. Currently, the mainstream technology is to offload the state management or control of these paths to a channel processing device that exists independently from the central processing device. In this regard, in order to process input/output requests issued by the central processing unit, a queue with a structure that matches the input/output configuration and the channel path is provided, and the channel processing unit actively fetches and dequeues the queue. A technology has been developed in which input/output processing is started by These queues are provided for each group of channel paths connecting main memory and input/output devices.
Therefore, a certain queue entry cannot necessarily be processed by all of the plurality of channel processing devices. Also, some of the queue entries may relate to input/output devices that are connected to only one path of the path group to which the queue belongs. In this case, only the channel processing device that has that path can execute processing related to this entry.

〔解決しようとする問題点〕[Problem to be solved]

ところが、チヤネル処理装置はそのエントリを
実際にフエツチする迄そのエントリが自分には処
理不可能なものであると認識することが出来な
い。しかも、或るキユーのエントリをフエツチす
る際にはこのキユーを排他的に独占しなければら
ない為、このキユーのサービスを行える他のチヤ
ネル処理装置の動作を妨害することになり、オー
バヘツド(Overhead)が大きい。
However, the channel processing device cannot recognize that the entry is something it cannot process until it actually fetches the entry. Moreover, when fetching an entry for a certain queue, this queue must be exclusively monopolized, which interferes with the operation of other channel processing devices that can service this queue, resulting in overhead. is large.

本発明は、この点に鑑みて創作されたものであ
つて、チヤネル処理装置がキユーを排他的にアク
セスすることによつて生ずるオーバヘツドを可能
な限り減少させることを目的としている。
The present invention was created with this in mind, and it is an object of the present invention to reduce as much as possible the overhead caused by exclusive access of queues by channel processing devices.

〔問題点を解決するための手段〕[Means for solving problems]

そしてそのため、本発明のチヤネル・パス制御
方式は、 中央処理装置1,2が発行した入出力要求が、
該入出力要求の対象である入出力装置を制御する
制御情報記憶部18,…,21をエントリとする
キユーによつて管理され、複数台あるチヤネル処
理装置5,6が比れらのキユーに能動的にアクセ
スして入出力処理が開始されるようなコンピユー
タ・システムにおいて、 各キユーのアンカ16,17に各チヤネル処理
装置5,6に対応した制御フラグ22,23を設
け、 各チヤネル処理装置置5,,6は、 (a) キユーのアンカ16,17に設けられた制御
フラグ22,23のうち自分の制御フラグがオ
フであることを条件として当該キユーのトツ
プ・エントリ18,20を排他的に独占した
後、当該エントリ18,20が自分によつて処
理不可能であり且つ他のチヤネル処理装置によ
つて処理可能であるならば、当該キユーを解放
する際に、当該キユーのアンカ16,17に設
けられた複数の制御フラグ22,23のうち自
分に対応する制御フラグをオンにセツトし、 (b) キユーのトツプ・エントリ18,20の排他
的独占を行なうとする際、先ず当該キユーのア
ンカに設けられた複数の制御フラグ22,23
を参照し、自分に対応する制御フラグがオンで
あつたならば、排他的独占を行わず、当該キユ
ーに対するサービスを止め、 (c) キユーのエントリをデキユーしたときには、
当該キユーのアンカに設けられている制御フラ
グ22,23を全てリセツトする よう構成されている ことを特徴とするものである。
Therefore, in the channel path control method of the present invention, input/output requests issued by the central processing units 1 and 2 are
It is managed by a queue whose entry is the control information storage unit 18,..., 21 that controls the input/output device that is the target of the input/output request, and a plurality of channel processing devices 5, 6 are assigned to each queue. In a computer system in which input/output processing is started by active access, control flags 22 and 23 corresponding to each channel processing device 5 and 6 are provided in the anchors 16 and 17 of each queue, and each channel processing device (a) Exclusively excludes the top entries 18 and 20 of the queue on the condition that one of the control flags 22 and 23 provided in the anchors 16 and 17 of the queue is off; If the entry 18, 20 cannot be processed by itself and can be processed by another channel processing device after the queue has been monopolized, when the queue is released, the anchor 16 of the queue is , 17, the control flag corresponding to itself is set on, and (b) when attempting to exclusively monopolize the top entries 18, 20 of the queue, first A plurality of control flags 22 and 23 provided on the anchor of the cue
, and if the corresponding control flag is on, do not perform exclusive monopolization and stop service to the queue; (c) When dequeuing the queue entry,
This feature is characterized in that it is configured to reset all control flags 22 and 23 provided on the anchor of the cue.

〔実施例〕〔Example〕

第1図は本発明の1実施例構成を示す図であ
る。第1図において、1と2は中央処理装置、3
は記憶制御装置、4は主記憶、5と6はチヤネル
処理装置、7ないし10はチヤネル、12ないし
14はチヤネル・パス、16と17は制御テーブ
ル、18ないし21はサブチヤネル、31ないし
34は入出力装置をそれぞれ示している。第1図
に示される入出力構成では、入出力デバイス31
ないし32が属し且つチヤネル・パス12ないし
14が含まれる第1のパス・グループ、入出力デ
バイス33ないし34が属し且つチヤネル・パス
15のみが含まれる第2のパス・グループの2つ
が存在する。入出力デバイスの各々に1対1に対
応し、それぞれの状態を反映するサブチヤネルは
主記憶上のハードウエア領域におかれる。サブチ
ヤネルは、CCWアドレス、中央処理装置に対し
て割込むときのユニツト・ステータスやチヤネ
ル・ステータスを保持する領域、入出力デバイス
のタイプやその他の制御情報、中央処理装置から
与えられる何れのパスを使用せよと言う情報、割
込み時の論理的な割込みレベルを示す情報等を有
している。図示の例では、キユーのエントリはこ
れらサブチヤネルであつたとし、これらのキユー
は上記パス・グループのそれぞれに対して構成さ
れ、キユーの管理はパス・グループに対応して設
けられる制御テーブル16及び17によつてなさ
れるとする。
FIG. 1 is a diagram showing the configuration of one embodiment of the present invention. In FIG. 1, 1 and 2 are central processing units, 3
is a storage control unit, 4 is a main memory, 5 and 6 are channel processing units, 7 to 10 are channels, 12 to 14 are channel paths, 16 and 17 are control tables, 18 to 21 are subchannels, 31 to 34 are inputs. Each output device is shown. In the input/output configuration shown in FIG.
There are two path groups: a first path group to which input/output devices 33 to 32 belong and channel paths 12 to 14 are included, and a second path group to which input/output devices 33 to 34 belong and only channel path 15 is included. Subchannels that correspond one-to-one to each input/output device and reflect the respective states are placed in a hardware area on the main memory. The subchannel uses the CCW address, the area that holds the unit status and channel status when interrupting the central processing unit, the type of input/output device and other control information, and which path given by the central processing unit. It has information that tells it to do so, information that shows the logical interrupt level at the time of an interrupt, and so on. In the illustrated example, it is assumed that queue entries are these subchannels, and these queues are configured for each of the above path groups, and queue management is performed using control tables 16 and 17 provided corresponding to the path groups. Suppose that it is done by.

各入出力デバイスに対応するサブチヤネル18
ないし21の全てに処理待ちの入出力要求があつ
たとすると、それらの接続関係は第2図に示すよ
うなものとなる。なお、中央処理装置が入出力命
令を発行すると、中央処理装置側又はチヤネル処
理装置側のフアームウエアがサブチヤネルを生成
し、これを対応するキユーにつなぐ。サブチヤネ
ルは全て片方向のポインタにより自分の次に位置
するサブチヤネルを示すことによつてキユーを構
成する。キユーのボトム・エントリであるサブチ
ヤネルのネクスト・ポインタには無効な値が記入
される。また、パス・グループの制御テーブル1
6,17も双方向のポインタで互いを指し示す。
いま、チヤネル処理装置5が第2のパス・グルー
プ、即ち、制御テーブル17を排他的に独占し、
そのトツプ・エントリであるサブチヤネル20の
サービスを試みたとする。この試みはもちろん失
敗する。何故ならサブチヤネル20に対応する入
出力デバイス33はチヤネル処理装置6に対して
のみチヤネル・パスを持つからである。サブチヤ
ネル20の中にはチヤネル処理装置5がサブチヤ
ネル20に対応する入出力デバイス33をアクセ
ス出来ないと言う情報を含んでいる。もし本発明
が採用されていないと、このチヤネル処理装置5
による第2のパス・グループの排他的独占の間に
チヤネル処理装置6がこのキユーに対してアクセ
スを試み、アクセス失敗によつて次なるパス・グ
ループに移動してしまうようなことが繰り返し発
生し、第2のパス・グループに対するサービスが
全く成されないと言う事態も生じ得る。本発明が
採用されていた場合、チヤネル処理装置5は最初
の排他的独占の解除時、制御テーブル17の中の
制御ビツト22と23のうちチヤネル処理装置5
に対応するビツト22をオンとする。次にチヤネ
ル処理装置5が再び制御テーブル17を独占しよ
うとしたとき、チヤネル処理装置5はビツト22
がオンであることを認識し、排他的独占を行わな
い。このことによつて、チヤネル処理装置6によ
る第2のバス・グループに対するサービスが妨害
されることはなくなる。チヤネル処理装置6が第
2のパス・グループ2に対するサービスを開始
し、その結果、サブチヤネル20をキユーからデ
キユーする際、チヤネル処理装置6はビツト22
と23の両者をクリアする。キユーからのトツ
プ・エントリのデキユーは、処理可能と判つた時
に直ちに行つても良く、入出力処理が完了してか
らデキユーしても良い。
18 subchannels corresponding to each input/output device
If there is an input/output request waiting to be processed in all of 21 to 21, their connection relationship will be as shown in FIG. Note that when the central processing unit issues an input/output command, firmware on the central processing unit side or the channel processing unit side generates a subchannel and connects this to the corresponding queue. All subchannels form a queue by indicating the next subchannel with a one-way pointer. An invalid value is written in the next pointer of the subchannel, which is the bottom entry of the queue. In addition, the path group control table 1
6 and 17 also point to each other with bidirectional pointers.
Now, the channel processing device 5 exclusively monopolizes the second path group, that is, the control table 17,
Assume that a service of subchannel 20, which is the top entry, is attempted. This attempt, of course, fails. This is because the input/output device 33 corresponding to the subchannel 20 has a channel path only to the channel processing device 6. The subchannel 20 includes information indicating that the channel processing device 5 cannot access the input/output device 33 corresponding to the subchannel 20. If the present invention is not adopted, this channel processing device 5
During the exclusive monopolization of the second path group by the channel processing device 6, the channel processing device 6 tries to access this queue, and if the access fails, the channel processing device 6 moves to the next path group. , a situation may arise in which no service is provided to the second path group. If the present invention were adopted, the channel processing device 5 would select the channel processing device 5 of the control bits 22 and 23 in the control table 17 when the exclusive monopoly is released for the first time.
Turn on bit 22 corresponding to . Next, when the channel processing device 5 attempts to monopolize the control table 17 again, the channel processing device 5
recognize that it is on, and do not have an exclusive monopoly. This ensures that service by the channel processing device 6 to the second bus group is not interrupted. When channel processor 6 begins servicing second path group 2 and thereby dequeues subchannel 20, channel processor 6 dequeues bit 22.
and 23. The top entry from the queue may be dequeued immediately when it is determined that it can be processed, or it may be dequeued after input/output processing is completed.

〔発明の効果〕〔Effect of the invention〕

以上の説明から明らかなように、本発明によれ
ば、処理不可能なチヤネル処理装置がキユーを排
他的にアクセスすることによつて生ずるオーバヘ
ツドを従来方式に比して大幅に減少することが出
来る。
As is clear from the above description, according to the present invention, the overhead caused by exclusive access to a queue by a channel processing device that cannot process the data can be significantly reduced compared to the conventional method. .

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の1実施例構成を示す図、第2
図は本発明におけるキユーの構成の1例を示す図
である。 1と2…中央処理装置、3…記憶制御装置、4
…主記憶、5と6…チヤネル処理装置、7ないし
10…チヤネル、12ないし14…チヤネル・パ
ス、16と17…制御テーブル、18ないし21
…サブチヤネル、31ないし34…入出力装置。
FIG. 1 is a diagram showing the configuration of one embodiment of the present invention, and FIG.
The figure is a diagram showing an example of the configuration of a queue in the present invention. 1 and 2...Central processing unit, 3...Storage control unit, 4
...Main memory, 5 and 6...Channel processing unit, 7 to 10...Channels, 12 to 14...Channel paths, 16 and 17...Control tables, 18 to 21
...Subchannel, 31 to 34...I/O device.

Claims (1)

【特許請求の範囲】 1 中央処理装置1,2が発行した入出力要求
が、該入出力要求の対象である入出力装置を制御
する制御情報記憶部18,…,21をエントリと
するキユーによつて管理され、複数台あるチヤネ
ル処理装置5,6が比れらのキユーに能動的にア
クセスして入出力装置が開始されるようなコンピ
ユータ・システムにおいて、 各キユーのアンカ16,17に各チヤネル処理
装置5,6に対応した制御フラグ22,23を設
け、 各チヤネル処理装置5,6は、 (a) キユーのアンカ16,17に設けられた制御
フラグ22,23のうち自分の制御フラグがオ
フであることを条件として当該キユーのトツ
プ・エントリ18,20を排他的に独占した
後、当該エントリ18,20が自分によつて処
理不可能であり且つ他のチヤネル処理装置によ
つて処理可能であるならば、当該キユーを解放
する際に、当該キユーのアンカ16,17に設
けられた複数の制御フラグ22,23のうち自
分に対応する制御フラグをオンにセツトし、 (b) キユーのトツプ・エントリ18,20の排他
的独占を行なうとする際、先ず当該キユーのア
ンカに設けられた複数の制御フラグ22,23
を参照し、自分に対応する制御フラグがオンで
あつたならば、排他的独占を行わず、当該キユ
ーに対するサービスを止め、 (c) キユーのエントリをデキユーしたときには、
当該キユーのアンカに設けられている制御フラ
グ22,23を全てリセツトする よう構成されている。 ことを特徴とするチヤネル・パス制御方式。
[Claims] 1. An input/output request issued by the central processing units 1, 2 is sent to a queue whose entry is the control information storage unit 18, ..., 21 that controls the input/output device that is the target of the input/output request. In a computer system in which a plurality of channel processing devices 5, 6 actively access each queue to start an input/output device, the anchors 16, 17 of each queue are Control flags 22 and 23 corresponding to the channel processing devices 5 and 6 are provided, and each channel processing device 5 and 6 selects its own control flag among the control flags 22 and 23 provided in the anchors 16 and 17 of the QU. After exclusively monopolizing the top entries 18 and 20 of the queue on the condition that the queue is off, if the entries 18 and 20 cannot be processed by the queue and cannot be processed by another channel processing device, If possible, when releasing the cue, one of the plurality of control flags 22 and 23 provided on the anchors 16 and 17 of the cue is set to ON, and (b) the cue is released. When attempting to exclusively monopolize the top entries 18 and 20 of the queue, first, a plurality of control flags 22 and 23 provided in the anchors of the queue are set.
, and if the corresponding control flag is on, do not perform exclusive monopolization and stop service to the queue; (c) When dequeuing the queue entry,
It is configured to reset all control flags 22 and 23 provided on the anchor of the cue. A channel path control method characterized by:
JP6366586A 1986-03-20 1986-03-20 Channel path control system Granted JPS62247444A (en)

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JP6366586A JPS62247444A (en) 1986-03-20 1986-03-20 Channel path control system

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Publication Number Publication Date
JPS62247444A JPS62247444A (en) 1987-10-28
JPH056219B2 true JPH056219B2 (en) 1993-01-26

Family

ID=13235866

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JP6366586A Granted JPS62247444A (en) 1986-03-20 1986-03-20 Channel path control system

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