JPH0562492B2 - - Google Patents
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- JPH0562492B2 JPH0562492B2 JP5643184A JP5643184A JPH0562492B2 JP H0562492 B2 JPH0562492 B2 JP H0562492B2 JP 5643184 A JP5643184 A JP 5643184A JP 5643184 A JP5643184 A JP 5643184A JP H0562492 B2 JPH0562492 B2 JP H0562492B2
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- crc
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、デイジタルデータ信号の送受信を
行なう伝送制御装置に係り、特に、回路の小型化
と高信頼化を可能にする信号伝送方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a transmission control device that transmits and receives digital data signals, and particularly relates to a signal transmission system that enables miniaturization and high reliability of circuits.
周知のとおり、データ通信においては、第1図
に示すようなフレーム1を構成してデータ伝送を
行なうことが多い。
As is well known, in data communication, data is often transmitted using a frame 1 as shown in FIG.
この図において、11はフレームの開始を示す
開始デリミタ(開始フラグ)、12は宛先局を示
す宛先アドレス、13は発信局を示す発信アドレ
ス、14は各種制御信号を含む制御フイールド、
15は伝送データ、16はフレーム長が極端に短
い時に付加するパデイングデータ、17あ符号誤
り検出用のフレーム検査符号、18はフレームの
終結を示す終結デリミタ(終結フラグ)である。
ここでパデイグデータ16を付加するのは、伝送
データ15が極端に短い場合に、伝送制御上の支
障が生じるのを防止するためであり、パデイング
データ16としては、符号の一意性を避けるため
に、できるだけランダム信号に近い信号が必要と
なる。また、フレーム検査符号17としては、一
般にCRC(Cyclic Redundancy Check)方式に
よるエラーチエツク符号が採用され、開始デリミ
タ11以降フレーム検査符号17の直前に至るま
での送信信号全体に渡るエラーチエツク符号を演
算する必要がある。 In this figure, 11 is a start delimiter (start flag) indicating the start of a frame, 12 is a destination address indicating a destination station, 13 is an origination address indicating a source station, 14 is a control field containing various control signals,
15 is transmission data, 16 is padding data added when the frame length is extremely short, 17 is a frame check code for code error detection, and 18 is a termination delimiter (termination flag) indicating the end of the frame.
The purpose of adding the padding data 16 here is to prevent problems in transmission control if the transmission data 15 is extremely short, and the padding data 16 is added to avoid code uniqueness. , a signal as close to a random signal as possible is required. Furthermore, as the frame check code 17, an error check code based on the CRC (Cyclic Redundancy Check) method is generally adopted, and an error check code covering the entire transmission signal from the start delimiter 11 to just before the frame check code 17 is calculated. There is a need.
ところで、従来のこの種の装置においては、上
記フレーム検査符号17を発生するCRC演算回
路と、パデイングデータ16を発生するランダム
符号発生回路とが別個の回路となつていたため、
回路の大型化を招くという欠点があつた。 By the way, in conventional devices of this type, the CRC calculation circuit that generates the frame check code 17 and the random code generation circuit that generates the padding data 16 are separate circuits.
This had the disadvantage of increasing the size of the circuit.
この発明は、上記の事情に鑑み、回路の小型化
と高信頼化を可能とする信号伝送方式を提供する
ものである。
In view of the above-mentioned circumstances, the present invention provides a signal transmission system that allows circuits to be made smaller and more reliable.
この目的を達成するために、本発明は、CRC
演算回路のレジスタ列の途中の桁からランダム符
号(パデイングデータ16)とCRC符号(フレ
ーム検査符号17)の発生、送信をCRC演算回
路のみで行なうことを特徴とする。
To achieve this objective, the present invention
It is characterized in that the random code (padding data 16) and CRC code (frame check code 17) are generated and transmitted from a digit in the middle of the register string of the arithmetic circuit only by the CRC arithmetic circuit.
以下、図面を参照して、本発明の実施例を説明
する。
Embodiments of the present invention will be described below with reference to the drawings.
第2図は、本発明の一実施例の構成を示すブロ
ツク図であり、これは、“IEEE PROJECT 802
LOCAL NETWORK STANDARDS DRAFT
C”に記載されているCRC−32の場合のCRC演
算回路に本発明による改良を施したものである。
この図において、301〜332は各々1ビツト
長のシフトレジスタであり、は排他的論理和回
路、○は否定回路を示している。また、34はマ
ルチプレクサであり、送信すべき情報データ3
1、CRC演算結果32、ランダム符号用データ
33を択一選択して出力するものである。すなわ
ち、マルチプレクサ34のデータ入力端DOには
シフトレジスタ332の出力端から否定回路34
aを介してCRC演算結果32が、D1にはシフト
レジスタ316の出力端からランダム符号用デー
タ33が、D2には情報データ(これは第1図に
示す宛先アドレス12〜伝送データ15までの総
称)31が各々供給され、これらがセレクト端S
0,S1に供給される選択信号35によつて択一
選択され、送信データ36として出力端Qから出
力される。この場合、送信データ36は前記
CRC加算結果32と排他的論理和をとられ、
CRC演算用フイードバツク信号37となつて
CRC演算回路の各排他的論理和回路に供給され、
CRC演算が行なわれる。 FIG. 2 is a block diagram showing the configuration of one embodiment of the present invention, and this is a block diagram showing the configuration of an embodiment of the present invention.
LOCAL NETWORK STANDARDS DRAFT
This is an improvement according to the present invention to the CRC arithmetic circuit for CRC-32 described in "C".
In this figure, numerals 301 to 332 are shift registers each having a length of 1 bit, ◯ indicates an exclusive OR circuit, and ◯ indicates a NOT circuit. Further, 34 is a multiplexer, which is the information data 3 to be transmitted.
1. The CRC calculation result 32 and the random code data 33 are selected and output. That is, the inverter 34 is connected to the data input terminal DO of the multiplexer 34 from the output terminal of the shift register 332.
The CRC operation result 32 is sent to D1 through a, the random code data 33 from the output end of the shift register 316 is sent to D1, and the information data is sent to D2 (this is a general term for destination address 12 to transmission data 15 shown in FIG. 1). ) 31 are supplied respectively, and these are connected to the select end S.
One of them is selected by the selection signal 35 supplied to the terminals 0 and S1, and outputted from the output terminal Q as transmission data 36. In this case, the transmission data 36 is
Exclusive OR is taken with the CRC addition result 32,
As feedback signal 37 for CRC calculation
Supplied to each exclusive OR circuit of the CRC calculation circuit,
CRC calculation is performed.
このような構成において、第1図に示す開始デ
リミタ11が送信されると、選択信号35によつ
て情報データ31が選択され、宛先アドレス12
〜伝送データ15の各データがシリアル伝送され
るとともに、これと並行して、上記データの
CRC演算が行なわれる。対に、選択信号35を
変更して、ランダム符号用データ33を選択し、
パデイングデータ16として必要長送信し、同時
にそのCRC演算を行う。そして、パデイングデ
ータ16送信後、再び選択信号35を変更して
CRC演算結果32を選択し、これをフレーム検
査符号17として送信し、最後に終結デリミツタ
18を送信して1フレームの送信を完了する。 In such a configuration, when the start delimiter 11 shown in FIG. 1 is transmitted, the information data 31 is selected by the selection signal 35, and the destination address 12
~ Each data of the transmission data 15 is serially transmitted, and in parallel, the above data is transmitted serially.
CRC calculation is performed. In contrast, the selection signal 35 is changed to select the random code data 33,
The necessary length is transmitted as padding data 16, and the CRC calculation is performed at the same time. After transmitting the padding data 16, the selection signal 35 is changed again.
The CRC calculation result 32 is selected and transmitted as the frame check code 17, and finally the termination delimiter 18 is transmitted to complete the transmission of one frame.
この実施例によれば、CRC演算結果32と送
信データ36の排他的論理和からなるCRC演算
用フイードバツク信号37が“0”あるいは
“1”に固定することがないから、ランダム符号
用デーダ33も固定値となることがなく、パデイ
ングデータ16としてランダムに近いビツト列が
得られる。なお、上記実施例においては、ランダ
ム符号用データ33の取り出し位置として、16ビ
ツト目から取り出す場合について説明したが、1
ビツト目〜31ビツト目の任意の位置から取り出し
ても同様の効果を得ることができる。 According to this embodiment, since the CRC calculation feedback signal 37 consisting of the exclusive OR of the CRC calculation result 32 and the transmission data 36 is not fixed at "0" or "1", the random code data 33 is also A nearly random bit string can be obtained as the padding data 16 without becoming a fixed value. In the above embodiment, the case where the random code data 33 is extracted from the 16th bit has been explained, but the 16th bit is the extraction position.
The same effect can be obtained even if the bit is extracted from any position from the 31st bit to the 31st bit.
以上説明したように、この発明によれば、
CRC演算回路を、CRCの演算とランダム符号発
生の双方に同時に使用するようにしたから、パデ
イングデータを必要とするデータ伝送を行う際の
送信回路の小型化に寄与することができる。ま
た、送信データのCRC演算にパデイングデータ
をも含めることでぎるので、パデイングデータを
送信する場合でも標準的なフレーム形式を崩すこ
となしに、伝送のエラーチエツクを行うことがで
き、伝送の高信頼化に寄与することができる。
As explained above, according to this invention,
Since the CRC calculation circuit is used for both CRC calculation and random code generation at the same time, it is possible to contribute to miniaturization of the transmitting circuit when performing data transmission that requires padding data. In addition, since padding data can be included in the CRC calculation of transmission data, transmission errors can be checked without breaking the standard frame format even when transmitting padding data. It can contribute to high reliability.
第1図はフレーム1の構成を示す概念図、第2
図は本発明の一実施例に係るCRC演算回路の構
成を示すブロツク図である。
16……パデイングデータ(ランダム符号)、
17……フレーム検査符号、33……ランダム符
号用データ(CRC演算回路のレジスタ列の途中
の桁から取り出した信号)、301〜332……
シフトレジスタ(レジスタ列)。
Figure 1 is a conceptual diagram showing the configuration of frame 1;
The figure is a block diagram showing the configuration of a CRC calculation circuit according to an embodiment of the present invention. 16...Padding data (random code),
17...Frame check code, 33...Random code data (signal extracted from a digit in the middle of the register string of the CRC calculation circuit), 301-332...
Shift register (register column).
Claims (1)
ともに、CRC演算回路によりフレーム検査符号
を付加して送信する信号伝送方式において、前記
CRC演算回路のレジスタ列の途中の桁から取り
出した信号を前記ランダム符号として送信した
後、このランダム符号をも含めて演算したフレー
ム検査符号を送信することを特徴とする信号伝送
方式。1 In a signal transmission method in which a random code is added to data to be transmitted, and a frame check code is added by a CRC calculation circuit before transmission, the above-mentioned
A signal transmission system characterized in that, after transmitting a signal extracted from a digit in the middle of a register string of a CRC calculation circuit as the random code, a frame check code calculated including this random code is transmitted.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5643184A JPS60199239A (en) | 1984-03-24 | 1984-03-24 | Signal transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5643184A JPS60199239A (en) | 1984-03-24 | 1984-03-24 | Signal transmission system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60199239A JPS60199239A (en) | 1985-10-08 |
| JPH0562492B2 true JPH0562492B2 (en) | 1993-09-08 |
Family
ID=13026898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5643184A Granted JPS60199239A (en) | 1984-03-24 | 1984-03-24 | Signal transmission system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60199239A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0254140B1 (en) * | 1986-07-21 | 1991-04-17 | Siemens Aktiengesellschaft | Method for producing information in data blocks with protection for serial data bit streams using cyclic binary codes |
-
1984
- 1984-03-24 JP JP5643184A patent/JPS60199239A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60199239A (en) | 1985-10-08 |
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|---|---|---|---|
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