JPH056346B2 - - Google Patents
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- JPH056346B2 JPH056346B2 JP58235302A JP23530283A JPH056346B2 JP H056346 B2 JPH056346 B2 JP H056346B2 JP 58235302 A JP58235302 A JP 58235302A JP 23530283 A JP23530283 A JP 23530283A JP H056346 B2 JPH056346 B2 JP H056346B2
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- polycrystalline
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法特に多層配線構
造のコンタクト形成に関する。
造のコンタクト形成に関する。
従来例の構成とその問題点
半導体装置、特に大規模集積回路（LSI）が高
密度化、高機能化されるのにともないLSI内部に
形成される配線を多層化する必要がある。たとえ
ばSiゲートMOSLSIの場合には半導体基板内の反
対導電形不純物拡散層、ゲート電極となる多結晶
Si配線、それにAl配線と本来３層配線が形成さ
れているが、さらに第２の多結晶Si配線や第２の
Al配線を形成して４層配線や５層配線とするこ
とが多くなつている。なかでも第２の多結晶Si配
線は従来のSiゲートMOSLSIの製造方法を大きく
変更することなしに多層配線を形成することがで
きるという利点がある。
密度化、高機能化されるのにともないLSI内部に
形成される配線を多層化する必要がある。たとえ
ばSiゲートMOSLSIの場合には半導体基板内の反
対導電形不純物拡散層、ゲート電極となる多結晶
Si配線、それにAl配線と本来３層配線が形成さ
れているが、さらに第２の多結晶Si配線や第２の
Al配線を形成して４層配線や５層配線とするこ
とが多くなつている。なかでも第２の多結晶Si配
線は従来のSiゲートMOSLSIの製造方法を大きく
変更することなしに多層配線を形成することがで
きるという利点がある。
以下に第２の多結晶Si配線を形成する半導体装
置の製造法の従来例とその問題点について述べ
る。
置の製造法の従来例とその問題点について述べ
る。
第１図は２層多結晶Si配線を有するSiゲート
MOSLSIの工程断面図であり、１はシリコン基
板、２はフイールド酸化膜、３はゲートSiO2膜、
４は第１の多結晶Siよりなるゲート電極、５はソ
ース、ドレイン、６はCVDSiO2膜、８はCSコン
タクト窓で９は第２の多結晶Si配線である。
MOSLSIの工程断面図であり、１はシリコン基
板、２はフイールド酸化膜、３はゲートSiO2膜、
４は第１の多結晶Siよりなるゲート電極、５はソ
ース、ドレイン、６はCVDSiO2膜、８はCSコン
タクト窓で９は第２の多結晶Si配線である。
ｐ形Si基板１の主面にフイールドSiO2膜２、
ゲートSiO2膜３を形成し、多結晶Siよりなるゲ
ート電極４を形成した後ソース、ドレイン５を形
成するためにｎ形不純物である砒素イオンを注入
する（第１図ａ）。次に層間絶縁膜として気相成
長法でSiO2膜（CVDSiO2膜）６を形成し、写真
蝕刻法によりソース、ドレイン５へのコンタクト
窓（CSコンタクト窓と呼ぶ）８を開口する（第
２図ｂ）。続いて多結晶Si膜を形成した後必要に
応じてソース、ドレインと同導電形の不純物を添
加し、写真蝕刻法により第２の多結晶Si配線９を
形成する。特にこの第２の多結晶Si配線９の一部
がスタチツクメモリーの負荷抵抗のように高抵抗
である場合にはソース、ドレイン５とのCSコン
タクト部のみに不純物を添加する。その後は
CVD法でSiO2膜あるいはPSG膜を層間絶縁膜と
して形成し必要な熱処理を施した後コンタクト窓
を開口してAl配線を形成する。
ゲートSiO2膜３を形成し、多結晶Siよりなるゲ
ート電極４を形成した後ソース、ドレイン５を形
成するためにｎ形不純物である砒素イオンを注入
する（第１図ａ）。次に層間絶縁膜として気相成
長法でSiO2膜（CVDSiO2膜）６を形成し、写真
蝕刻法によりソース、ドレイン５へのコンタクト
窓（CSコンタクト窓と呼ぶ）８を開口する（第
２図ｂ）。続いて多結晶Si膜を形成した後必要に
応じてソース、ドレインと同導電形の不純物を添
加し、写真蝕刻法により第２の多結晶Si配線９を
形成する。特にこの第２の多結晶Si配線９の一部
がスタチツクメモリーの負荷抵抗のように高抵抗
である場合にはソース、ドレイン５とのCSコン
タクト部のみに不純物を添加する。その後は
CVD法でSiO2膜あるいはPSG膜を層間絶縁膜と
して形成し必要な熱処理を施した後コンタクト窓
を開口してAl配線を形成する。
以上に述べた従来方法でソース、ドレイン５と
CSコンタクト窓内で接している第２の多結晶Si
配線とは、CSコンタクト部に不純物が拡散され
たにもかかわらず電気的導通が悪い（コンタクト
抵抗が大きい）ことが多く、全く導通がなくなる
事態も生じる。このコンタクト抵抗が大きいCS
コンタクト窓下の半導体基板には不純物が殆んど
拡散していないことが確認されている。
CSコンタクト窓内で接している第２の多結晶Si
配線とは、CSコンタクト部に不純物が拡散され
たにもかかわらず電気的導通が悪い（コンタクト
抵抗が大きい）ことが多く、全く導通がなくなる
事態も生じる。このコンタクト抵抗が大きいCS
コンタクト窓下の半導体基板には不純物が殆んど
拡散していないことが確認されている。
このように高濃度の不物を添加して形成したソ
ース、ドレイン５と第２の多結晶Si配線９との間
のコンタクト不良の原因はソース、ドレイン５の
表面に不純物拡散や電気伝導を妨げるバリアが形
成されたことである。
ース、ドレイン５と第２の多結晶Si配線９との間
のコンタクト不良の原因はソース、ドレイン５の
表面に不純物拡散や電気伝導を妨げるバリアが形
成されたことである。
すなわち砒素などの高濃度の不純物イオンを注
入し形成したソース、ドレイン５の表面は非常に
活性になり他の原子と反応しやすくなつている。
したがつてCSコンタクト窓８を開口してソース、
ドレイン５の一部を露出させると、露出した活性
なソース、ドレイン５表面が汚染されたり多結晶
Si膜形成時に酸化されたりして酸化膜などのバリ
アが形成される。このバリアは熱拡散で第２の多
結晶Si配線９のCSコンタクト部に添加されたｎ
形不純物であるＰがソース、ドレイン５に達する
のを妨げるとともに電気伝導をも妨げLSIを動作
不能にし製造歩留にを著るしく低下させる。
入し形成したソース、ドレイン５の表面は非常に
活性になり他の原子と反応しやすくなつている。
したがつてCSコンタクト窓８を開口してソース、
ドレイン５の一部を露出させると、露出した活性
なソース、ドレイン５表面が汚染されたり多結晶
Si膜形成時に酸化されたりして酸化膜などのバリ
アが形成される。このバリアは熱拡散で第２の多
結晶Si配線９のCSコンタクト部に添加されたｎ
形不純物であるＰがソース、ドレイン５に達する
のを妨げるとともに電気伝導をも妨げLSIを動作
不能にし製造歩留にを著るしく低下させる。
発明の目的
本発明はソース、ドレインのような高濃度拡散
層と半導体、高融点金属あるいはそれらの化合物
よりなる配線との間の良好な電気的接続を実現す
る製造方法を提供することを目的とする。
層と半導体、高融点金属あるいはそれらの化合物
よりなる配線との間の良好な電気的接続を実現す
る製造方法を提供することを目的とする。
発明の構成
本発明は、高濃度の不純物拡散層が形成された
半導体基板上の絶縁膜にたとえばCSコンタクト
窓を開口し、CSコンタクト窓内の半導体基板を
表面から所定の深さまでエツチングした後、半導
体または高融点金属や高融点金属シリサイドなど
導電体の薄膜あるいはこれらの多層膜等を形成
し、この半導体または導電体の薄膜あるいはこれ
らの多層膜を通してCSコンタクト窓下の半導体
基板に不純物拡散層と同じ導電形の高濃度の不純
物を添加することを特徴とする。
半導体基板上の絶縁膜にたとえばCSコンタクト
窓を開口し、CSコンタクト窓内の半導体基板を
表面から所定の深さまでエツチングした後、半導
体または高融点金属や高融点金属シリサイドなど
導電体の薄膜あるいはこれらの多層膜等を形成
し、この半導体または導電体の薄膜あるいはこれ
らの多層膜を通してCSコンタクト窓下の半導体
基板に不純物拡散層と同じ導電形の高濃度の不純
物を添加することを特徴とする。
本発明の製造方法は、高不純物濃度の不純物拡
散層の代りに低不純物濃度の半導体基板表面の絶
縁膜にCSコンタクト窓を開口した後、半導体や
導電体の薄膜を形成し、これらの半導体や導電体
の薄膜に高濃度の不純物を添加するとこの不純物
は薄膜を通つてCSコンタクト窓下の半導体基板
に十分拡散され、薄膜と半導体基板との電気的導
通も良好であるという事実に基づく。
散層の代りに低不純物濃度の半導体基板表面の絶
縁膜にCSコンタクト窓を開口した後、半導体や
導電体の薄膜を形成し、これらの半導体や導電体
の薄膜に高濃度の不純物を添加するとこの不純物
は薄膜を通つてCSコンタクト窓下の半導体基板
に十分拡散され、薄膜と半導体基板との電気的導
通も良好であるという事実に基づく。
すなわち不純物拡散上の絶縁膜にCSコンタク
ト窓を開口し続いて不純物拡散層表面の高不純物
濃度領域をエツチングにより除去してCSコンタ
クト窓内には不純物拡散層の活性な表面が露出し
ないようにしてバリヤの形成を防ぎ、半導体や導
電体の薄膜を形成した後に改めて高濃度の不純物
を添加することによつて電気的導通を良くするも
のである。
ト窓を開口し続いて不純物拡散層表面の高不純物
濃度領域をエツチングにより除去してCSコンタ
クト窓内には不純物拡散層の活性な表面が露出し
ないようにしてバリヤの形成を防ぎ、半導体や導
電体の薄膜を形成した後に改めて高濃度の不純物
を添加することによつて電気的導通を良くするも
のである。
なお不純物拡散層の表面近傍はイオン注入時に
非晶質化されており、このことも表面が活性であ
る一因ともなると考えられるが不純物拡散層表面
をエツチングすることにより活性な非晶質化され
た部分（非晶質層）も除去される。
非晶質化されており、このことも表面が活性であ
る一因ともなると考えられるが不純物拡散層表面
をエツチングすることにより活性な非晶質化され
た部分（非晶質層）も除去される。
実施例の説明
以上に本発明を実施例とともに詳しく説明す
る。第２図は本発明の実施例の工程断面図であ
り、８５はCVDSiO2膜６に開口したコンタクト
窓８下のソース、ドレイン５の高不純物濃度領域
である。
る。第２図は本発明の実施例の工程断面図であ
り、８５はCVDSiO2膜６に開口したコンタクト
窓８下のソース、ドレイン５の高不純物濃度領域
である。
まず抵抗が10Ωcmのｐ型半導体基板１の主面に
フイールドSiO2膜２、厚さ0.035μｍのゲートSiO2
膜３と多結晶Siよりなるゲート電極４を形成した
後、80KeVで加速したドーズ量４×1015／cm2の
Asイオンを注入してソース、ドレイン５を形成
する（第２図ａ）。
フイールドSiO2膜２、厚さ0.035μｍのゲートSiO2
膜３と多結晶Siよりなるゲート電極４を形成した
後、80KeVで加速したドーズ量４×1015／cm2の
Asイオンを注入してソース、ドレイン５を形成
する（第２図ａ）。
次にCVD法で厚さ0.4μｍのSiO2膜（CVDSiO2
膜）６を形成し、900℃、N2中で25分間熱処理を
施した後、写真蝕刻法を用いてコンタクト部に開
口を有するホトレジスト膜７を形成しホトレジス
ト膜７をマスクにしてHFの希釈液を用いて
CVDSiO2膜６をエツチングしてCSコンタクト窓
８を開口する。次にCCl4ガスを用いる反応性イ
オンエツチング（RIE）法によりCSコンタクト
窓８下のソース、ドレイン５表面近傍の高不純物
濃度領域８５をエツチングする。
膜）６を形成し、900℃、N2中で25分間熱処理を
施した後、写真蝕刻法を用いてコンタクト部に開
口を有するホトレジスト膜７を形成しホトレジス
ト膜７をマスクにしてHFの希釈液を用いて
CVDSiO2膜６をエツチングしてCSコンタクト窓
８を開口する。次にCCl4ガスを用いる反応性イ
オンエツチング（RIE）法によりCSコンタクト
窓８下のソース、ドレイン５表面近傍の高不純物
濃度領域８５をエツチングする。
上記のようにAsイオンを注入後熱処理を施す
と拡散深さが0.2μｍのソース、ドレイン５が形成
され、表面から0.1μｍまではAs濃度が1019／cm3以
上の高不純物濃度となつている。したがつてソー
ス、ドレイン５の表面から0.1μｍまでの深さをエ
ツチングすることにより、CSコンタクト窓８内
には高濃度の活性な表面が露出されることはな
い。またAsイオンの注入によつてソース、ドレ
イン５表面に形成される非晶質層は0.1μｍよりも
浅いので上記のエツチングにより非晶質層も除去
される（第２図ｂ）。
と拡散深さが0.2μｍのソース、ドレイン５が形成
され、表面から0.1μｍまではAs濃度が1019／cm3以
上の高不純物濃度となつている。したがつてソー
ス、ドレイン５の表面から0.1μｍまでの深さをエ
ツチングすることにより、CSコンタクト窓８内
には高濃度の活性な表面が露出されることはな
い。またAsイオンの注入によつてソース、ドレ
イン５表面に形成される非晶質層は0.1μｍよりも
浅いので上記のエツチングにより非晶質層も除去
される（第２図ｂ）。
次に、ホトレジスト７を除去した後減圧した反
応管中でのSiH4の分解による減圧CVD法を用い
て厚さ0.4μｍの第２の多結晶Si膜９を形成し、
950℃におけるPOCl3とO2の希釈雰囲気中でＰを
熱拡散する（第２図ｃ）。前述のようにCSコンタ
クト窓８内に露出した低不純物濃度のSi基板表面
は活性でないため第２の多結晶Si膜９を形成する
前に酸化膜などのバリアが形成されることがな
い。したがつて第２の多結晶Si膜９中を拡散した
高濃度のＰはCSコンタクト窓８下のソース、ド
レイン５０にも拡散する。
応管中でのSiH4の分解による減圧CVD法を用い
て厚さ0.4μｍの第２の多結晶Si膜９を形成し、
950℃におけるPOCl3とO2の希釈雰囲気中でＰを
熱拡散する（第２図ｃ）。前述のようにCSコンタ
クト窓８内に露出した低不純物濃度のSi基板表面
は活性でないため第２の多結晶Si膜９を形成する
前に酸化膜などのバリアが形成されることがな
い。したがつて第２の多結晶Si膜９中を拡散した
高濃度のＰはCSコンタクト窓８下のソース、ド
レイン５０にも拡散する。
その後は第２の多結晶Si膜９を写真蝕刻法を用
いて第２の配線パターンに成形し、その上に形成
した絶縁膜１０にコンタクト窓を開口した後Al
配線１１を形成する（第２図ｄ）。
いて第２の配線パターンに成形し、その上に形成
した絶縁膜１０にコンタクト窓を開口した後Al
配線１１を形成する（第２図ｄ）。
以上の工程により製造された二層多結晶配線構
造のSiゲートMOSLSIにおけるソース、ドレイン
５と第２層多結晶Si配線９との間には電気伝導を
妨げるバリアが形成されていないため良好な電気
的接続が得られる。
造のSiゲートMOSLSIにおけるソース、ドレイン
５と第２層多結晶Si配線９との間には電気伝導を
妨げるバリアが形成されていないため良好な電気
的接続が得られる。
なお本実施例ではCVDSiO2膜６にCSコンタク
ト窓８を開口する際にHFの希釈液でエツチング
しているがC3F8などを用いるRIEでも良く、エツ
チングガスや他の条件を選ぶことによつて
CVDSiO2膜６をエツチングした後同一のエツチ
ング装置で連続してソース、ドレイン５の高不純
物濃度領域８５をエツチングすることもできる。
ト窓８を開口する際にHFの希釈液でエツチング
しているがC3F8などを用いるRIEでも良く、エツ
チングガスや他の条件を選ぶことによつて
CVDSiO2膜６をエツチングした後同一のエツチ
ング装置で連続してソース、ドレイン５の高不純
物濃度領域８５をエツチングすることもできる。
またCSコンタクト窓８下のソース、ドレイン
５の高不純物濃度領域８５をエツチングする際に
低濃度の領域までエツチングされたとしても、後
で第２の多結晶Si膜６を通してＰがSi基板に拡散
されるため電気的導通特性を劣化させることはな
い。
５の高不純物濃度領域８５をエツチングする際に
低濃度の領域までエツチングされたとしても、後
で第２の多結晶Si膜６を通してＰがSi基板に拡散
されるため電気的導通特性を劣化させることはな
い。
さらに第２の多結晶Si膜６形成後にＰを熱拡散
するのではなく、第２の多結晶Si膜６で高抵抗負
荷を形成する場合のように第２の多結晶Si膜を所
定のパターンに成形した後にCSコンタクト窓を
含む限定された領域にＰを熱拡散してもよく、Ｐ
の熱拡散の代りにＰイオンを注入しても同等の結
果を得ることができる。
するのではなく、第２の多結晶Si膜６で高抵抗負
荷を形成する場合のように第２の多結晶Si膜を所
定のパターンに成形した後にCSコンタクト窓を
含む限定された領域にＰを熱拡散してもよく、Ｐ
の熱拡散の代りにＰイオンを注入しても同等の結
果を得ることができる。
なお第２の多結晶Si配線に代つてMoやＷなど
の高融点金属あるいはそれらとSiとの化合物であ
るシリサイドの配線さらに多結晶Siと高融金属又
は高融点金属シリサイドとの多層構造の配線を形
成する場合にも本発明の製造方法を用いることが
できる。
の高融点金属あるいはそれらとSiとの化合物であ
るシリサイドの配線さらに多結晶Siと高融金属又
は高融点金属シリサイドとの多層構造の配線を形
成する場合にも本発明の製造方法を用いることが
できる。
発明の効果
本発明の製造方法を導入することにより、半導
体基板中の高濃度不純物拡散層と、半導体、高融
点金属、高融点金属シリサイドあるいはそれらの
多層構造よりなる配線との電気的導通を常に良好
にすることができるために高製造歩留りで多層配
線構造の高密度LSIを製造することができる。
体基板中の高濃度不純物拡散層と、半導体、高融
点金属、高融点金属シリサイドあるいはそれらの
多層構造よりなる配線との電気的導通を常に良好
にすることができるために高製造歩留りで多層配
線構造の高密度LSIを製造することができる。
第１図ａ〜ｃは従来のコンタクトの製造方法の
工程断面図、第２図ａ〜ｄは本発明の一実施例の
コンタクトの製造方法の工程断面図である。 １……Si半導体基板、５……ソース、ドレイ
ン、８……コンタクト窓、８５……ソースドレイ
ンの高不純物濃度領域、９……第２の多結晶Si
膜。
工程断面図、第２図ａ〜ｄは本発明の一実施例の
コンタクトの製造方法の工程断面図である。 １……Si半導体基板、５……ソース、ドレイ
ン、８……コンタクト窓、８５……ソースドレイ
ンの高不純物濃度領域、９……第２の多結晶Si
膜。
Claims (1)
- １ 一導電型のシリコン基板の主面に、前記基板
と反対導電型の不純物拡散層を形成する工程と、
前記シリコン基板に絶縁膜を形成する工程と、前
記不純物拡散層上の前記絶縁膜に開口部を形成す
る工程と、前記開口部下に位置する前記不純物拡
散層の高不純物濃度領域を蝕刻する工程と、すく
なくとも前記開口部を含む所定の領域にポリシリ
コン膜を形成する工程と、前記ポリシリコン膜を
通して前記開口部下の前記シリコン基板に前記不
純物拡散層と同導電形の高濃度の不純物を添加す
る工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235302A JPS60126869A (ja) | 1983-12-13 | 1983-12-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235302A JPS60126869A (ja) | 1983-12-13 | 1983-12-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60126869A JPS60126869A (ja) | 1985-07-06 |
| JPH056346B2 true JPH056346B2 (ja) | 1993-01-26 |
Family
ID=16984097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58235302A Granted JPS60126869A (ja) | 1983-12-13 | 1983-12-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60126869A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63131564A (ja) * | 1986-11-21 | 1988-06-03 | Toshiba Corp | 出力保護回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51116675A (en) * | 1975-04-05 | 1976-10-14 | Fujitsu Ltd | Manufacturing method for a semiconductor device |
| JPS51127682A (en) * | 1975-04-30 | 1976-11-06 | Fujitsu Ltd | Manufacturing process of semiconductor device |
| JPS57121225A (en) * | 1981-01-20 | 1982-07-28 | Sanyo Electric Co Ltd | Formation of contact |
-
1983
- 1983-12-13 JP JP58235302A patent/JPS60126869A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60126869A (ja) | 1985-07-06 |
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