JPH0567978B2 - - Google Patents
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- JPH0567978B2 JPH0567978B2 JP62318542A JP31854287A JPH0567978B2 JP H0567978 B2 JPH0567978 B2 JP H0567978B2 JP 62318542 A JP62318542 A JP 62318542A JP 31854287 A JP31854287 A JP 31854287A JP H0567978 B2 JPH0567978 B2 JP H0567978B2
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- shift
- register
- circuit
- arithmetic
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- 238000001514 detection method Methods 0.000 claims description 30
- 238000013500 data storage Methods 0.000 claims description 3
- 238000004364 calculation method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、同一の基本演算要素（以下、PE
と略記するる）を複数個相互に接続し、これらの
PEを１つの制御部からの同一の制御信号により
同時に動作させる並列データ処理装置に係り、特
に当該装置におけるシフト動作の高速化に関する
ものである。
と略記するる）を複数個相互に接続し、これらの
PEを１つの制御部からの同一の制御信号により
同時に動作させる並列データ処理装置に係り、特
に当該装置におけるシフト動作の高速化に関する
ものである。
第３図と第４図は、例えば、Paul A.Gilmore、
“The massively Parallel Processor（MPP）：
ａ large scale SIMD Processor”、
PROCEEDINGS of SPIE The International
Society for Optical Engineering、
vol.431August23−25、1983、PP166−174に示さ
れた内容を基に従来の並列データ処理装置をブロ
ツク図化したもである。
“The massively Parallel Processor（MPP）：
ａ large scale SIMD Processor”、
PROCEEDINGS of SPIE The International
Society for Optical Engineering、
vol.431August23−25、1983、PP166−174に示さ
れた内容を基に従来の並列データ処理装置をブロ
ツク図化したもである。
第３図は、従来の並列データ処理装置の全体構
成を示しており、図において、１は基本演算要素
であるPE、２は隣接するPM間が接続された複
数個のPE１から成る演算部、３は演算部２の各
PE１を各種クロツク等からなる同一の制御信号
４で制御する制御部、５は演算部２、制御部３に
入出力する命令やデータを格納する外部メモリで
ある。
成を示しており、図において、１は基本演算要素
であるPE、２は隣接するPM間が接続された複
数個のPE１から成る演算部、３は演算部２の各
PE１を各種クロツク等からなる同一の制御信号
４で制御する制御部、５は演算部２、制御部３に
入出力する命令やデータを格納する外部メモリで
ある。
第４図は、各PE１の内部構成図であり、図に
おいて、６は演算手段を構成する演算器であり、
その出力側は内部データバスＢに接続されてい
る。７は隣接するPEからのデータを選択するセ
レクタ、８は内部データバスＢに接続されデータ
蓄積手段を構成するローカルメモリ、９は各PE
個々に実行の有無を指定するめのマスクレジスタ
であり、内部データバスＢに接続されて制御部３
からの制御信号４の１つである書込みクロツク
WCLK１により書込みが制御され、書込まれた
内容（“０”又は“１”）がマスク信号MASKと
してPE内の各部に出力される。１０は内部デー
タバスＢ及び演算器６に接続された所定ビツト数
のシフトレジスタであり、制御部３からの書込み
クロツクWCLK２とマスクレジスタ９からのマ
スク信号MASKとを入力とする論理回路１１の
出力により書込みが制御され、制御部３からのシ
フトレジスタSCLKとマスク信号MASKとを入
力とする論理回路１２の出力によりシフト動作が
制御される。１３はセレクタ７と内部データバス
Ｂ及び演算器６と隣接するPEに接続されたレジ
スタであり、制御部３からの書込みクロツク
WCLK３とマスク信号MASKとを入力とする論
理回路１４の出力により書込みが制御される。
おいて、６は演算手段を構成する演算器であり、
その出力側は内部データバスＢに接続されてい
る。７は隣接するPEからのデータを選択するセ
レクタ、８は内部データバスＢに接続されデータ
蓄積手段を構成するローカルメモリ、９は各PE
個々に実行の有無を指定するめのマスクレジスタ
であり、内部データバスＢに接続されて制御部３
からの制御信号４の１つである書込みクロツク
WCLK１により書込みが制御され、書込まれた
内容（“０”又は“１”）がマスク信号MASKと
してPE内の各部に出力される。１０は内部デー
タバスＢ及び演算器６に接続された所定ビツト数
のシフトレジスタであり、制御部３からの書込み
クロツクWCLK２とマスクレジスタ９からのマ
スク信号MASKとを入力とする論理回路１１の
出力により書込みが制御され、制御部３からのシ
フトレジスタSCLKとマスク信号MASKとを入
力とする論理回路１２の出力によりシフト動作が
制御される。１３はセレクタ７と内部データバス
Ｂ及び演算器６と隣接するPEに接続されたレジ
スタであり、制御部３からの書込みクロツク
WCLK３とマスク信号MASKとを入力とする論
理回路１４の出力により書込みが制御される。
次に動作について説明する。制御部３からの制
御信号４が各PE１に共通に、かつ同時に与えら
れると、実行の有無を指定するマスクレジスタ９
の内容が“０”のPEだけが制御信号４に従つた
動作を各PE並列同時に行う。
御信号４が各PE１に共通に、かつ同時に与えら
れると、実行の有無を指定するマスクレジスタ９
の内容が“０”のPEだけが制御信号４に従つた
動作を各PE並列同時に行う。
例えば、ローカルメモリ８から読出され、シフ
トレジスタ１０に格納されたデータを全PE同じ
ビツト数だけシフトする場合には、シフトクロツ
クSCLKを制御部３から全PE共通にシフト数だ
け与える。このとき、マスクレジスタ９の内容が
“１”のPEに関しては、シフト動作は行われな
い。
トレジスタ１０に格納されたデータを全PE同じ
ビツト数だけシフトする場合には、シフトクロツ
クSCLKを制御部３から全PE共通にシフト数だ
け与える。このとき、マスクレジスタ９の内容が
“１”のPEに関しては、シフト動作は行われな
い。
一方、各PEで異なるビツト数のシフトを行い
たい場合には、まず、シフト数をローカルメモリ
８からレジスタ１３に格納し、演算器６によつて
レジスタ１３の内容を１減ずる。それと同時に、
シフトレジスタ１０の内容を１ビツトシフトす
る。前述したように、このときマスクレジスタ９
の内容が“１”のPEにおいては、シフトは行わ
れない。次に、演算器６によつて、レジスタ１３
とゼロを比較し、その結果をマスクレジスタ９に
書込む。この操作により、レジスタ１３の内容が
ゼロのPEのマスクレジスタ９には“１”が書込
まれ、以後、そのPEのシフトレジスタ１０はシ
フトされない。この様な操作をシフトレジスタ１
０のビツト数分行うことにより、各PE毎に異な
つたシフト数のシフト動作を行うことができる。
たい場合には、まず、シフト数をローカルメモリ
８からレジスタ１３に格納し、演算器６によつて
レジスタ１３の内容を１減ずる。それと同時に、
シフトレジスタ１０の内容を１ビツトシフトす
る。前述したように、このときマスクレジスタ９
の内容が“１”のPEにおいては、シフトは行わ
れない。次に、演算器６によつて、レジスタ１３
とゼロを比較し、その結果をマスクレジスタ９に
書込む。この操作により、レジスタ１３の内容が
ゼロのPEのマスクレジスタ９には“１”が書込
まれ、以後、そのPEのシフトレジスタ１０はシ
フトされない。この様な操作をシフトレジスタ１
０のビツト数分行うことにより、各PE毎に異な
つたシフト数のシフト動作を行うことができる。
従来の並列データ処理装置は以上のように構成
されているので、各PE内に格納されているデー
タを基に各PE毎に異なるビツト数のシフト動作
を行う場合、全PEにおけるシフト数の中の最大
値がPE内のシフトレジスタのビツト数よりも小
さい場合でほ、シフトレジスタのビツト数分だけ
シフトするためのクロツクサイクルを必要とし、
シフトレジスタのビツト数と全PEにおけるシフ
ト数の中の最大値との差だけむだが生じ、シフト
動作を高速に行うことができないという問題点が
あつた。
されているので、各PE内に格納されているデー
タを基に各PE毎に異なるビツト数のシフト動作
を行う場合、全PEにおけるシフト数の中の最大
値がPE内のシフトレジスタのビツト数よりも小
さい場合でほ、シフトレジスタのビツト数分だけ
シフトするためのクロツクサイクルを必要とし、
シフトレジスタのビツト数と全PEにおけるシフ
ト数の中の最大値との差だけむだが生じ、シフト
動作を高速に行うことができないという問題点が
あつた。
この発明は上記のような問題点を解消するため
になされたもので、各PE内に格納されているデ
ータを基に各PE毎に異なるビツト数のシフト動
作を行う場合、全PEにおけるシフト数の最大値
だけのクロツクサイクルで高速にシフト動作が行
える並列データ処理装置を得ることを目的とす
る。
になされたもので、各PE内に格納されているデ
ータを基に各PE毎に異なるビツト数のシフト動
作を行う場合、全PEにおけるシフト数の最大値
だけのクロツクサイクルで高速にシフト動作が行
える並列データ処理装置を得ることを目的とす
る。
この発明に係る並列データ処理装置は、演算部
の各基本演算要素（PE）に、シフトレジスタに
格納するデータのシフト数が格納されシフト毎に
デイクリメントされるシフトカウンタと、このシ
フトカウンタの内容がゼロになつたかどうかを検
出するゼロ検出手段とを設けるとともに、制御部
に、各基本演算要素（PE）のゼロ検出手段から
出力される検出信号の論理積をとる論理積回路
と、この論理積回路の出力信号によつてシフト動
作を終了させる制御手段とを設けたものである。
の各基本演算要素（PE）に、シフトレジスタに
格納するデータのシフト数が格納されシフト毎に
デイクリメントされるシフトカウンタと、このシ
フトカウンタの内容がゼロになつたかどうかを検
出するゼロ検出手段とを設けるとともに、制御部
に、各基本演算要素（PE）のゼロ検出手段から
出力される検出信号の論理積をとる論理積回路
と、この論理積回路の出力信号によつてシフト動
作を終了させる制御手段とを設けたものである。
この発明における並列データ処理装置は、制御
部からの共通の制御信号によつて、各PE内のシ
フトカウンタに予め設定した値をシフト動作と同
時にデイクリメントする。シフトカウンタの値が
ゼロになるとゼロ検出手段がそれを検出し、各
PE内のゼロ検出手段から出力される検出信号の
論理積を制御部内の論理積回路で求め、その出力
信号をシフト動作を終了させる制御手段に入力す
る。これにより、全PEのシフトカウンタの内容
がゼロになると、シフト動作が終了する。
部からの共通の制御信号によつて、各PE内のシ
フトカウンタに予め設定した値をシフト動作と同
時にデイクリメントする。シフトカウンタの値が
ゼロになるとゼロ検出手段がそれを検出し、各
PE内のゼロ検出手段から出力される検出信号の
論理積を制御部内の論理積回路で求め、その出力
信号をシフト動作を終了させる制御手段に入力す
る。これにより、全PEのシフトカウンタの内容
がゼロになると、シフト動作が終了する。
以下、この発明の一実施例を図について説明す
る。なお、前記した従来例と同一又は相当部分に
同一符号を用いてその説明は省略する。
る。なお、前記した従来例と同一又は相当部分に
同一符号を用いてその説明は省略する。
第１図は演算部２を構成する各PE（基本演算要
素）１の内部構成図であり、図において、１５は
内部データバスＢに接続されて、シフトレジスタ
１０に格納するデータのシフト数が格納され、１
ビツトシフトする毎にデイクリメントされるシフ
トカウンタ、１６は上記シフトカウンタ１５の内
容がゼロになつたかどうかを検出する本願のゼロ
検出手段を構成するゼロ検出回路であり、ゼロを
検出する論理“１”の検出信号１７を出力するも
ので、この検出信号１７は制御部３に送出される
とともに、シフトレジスタ１０のシフト動作を制
御する論理回路１２ａに入力されるように構成さ
れている。すなわち、シフトレジスタ１０はその
シフト動作が制御部３からのシフトクロツク
SCLKとマスクレジスタ９からのマスク信号
MASKとゼロ検出回路１６からの検出信号１７
とにより制御される。なお、マスク信号MASK
が“１”のとき、ゼロ検出回路１６の検出信号１
７に常に“１”にセツトされるようになつてい
る。
素）１の内部構成図であり、図において、１５は
内部データバスＢに接続されて、シフトレジスタ
１０に格納するデータのシフト数が格納され、１
ビツトシフトする毎にデイクリメントされるシフ
トカウンタ、１６は上記シフトカウンタ１５の内
容がゼロになつたかどうかを検出する本願のゼロ
検出手段を構成するゼロ検出回路であり、ゼロを
検出する論理“１”の検出信号１７を出力するも
ので、この検出信号１７は制御部３に送出される
とともに、シフトレジスタ１０のシフト動作を制
御する論理回路１２ａに入力されるように構成さ
れている。すなわち、シフトレジスタ１０はその
シフト動作が制御部３からのシフトクロツク
SCLKとマスクレジスタ９からのマスク信号
MASKとゼロ検出回路１６からの検出信号１７
とにより制御される。なお、マスク信号MASK
が“１”のとき、ゼロ検出回路１６の検出信号１
７に常に“１”にセツトされるようになつてい
る。
第２図は実施例の全体構成図であり、図におい
て、２０は制御部３内にあり、各PE１のゼロ検
出回路１６から送出される検出信号１７の論理積
をとる論理積回路、２１は同じく制御部３内にあ
り、上記論理積回路２０の出力信号２２が“１”
の場合，つまり全PEのシフトカウンタ１５の内
容がゼロの場合にそこでシフト動作を終了させ次
の操作を指示する制御信号４を生成する制御回路
であり、本願における制御手段に相当する。
て、２０は制御部３内にあり、各PE１のゼロ検
出回路１６から送出される検出信号１７の論理積
をとる論理積回路、２１は同じく制御部３内にあ
り、上記論理積回路２０の出力信号２２が“１”
の場合，つまり全PEのシフトカウンタ１５の内
容がゼロの場合にそこでシフト動作を終了させ次
の操作を指示する制御信号４を生成する制御回路
であり、本願における制御手段に相当する。
次に、第１図及び第２図で示した実施例の構成
に基づいて、各PE内に格納されているデータを
基に各PE毎に異なるビツト数のシフト動作を行
う場合の作用について説明する。
に基づいて、各PE内に格納されているデータを
基に各PE毎に異なるビツト数のシフト動作を行
う場合の作用について説明する。
まず、シフトレジスタ１０のビツト数の最大値
として、ローカルメモリ８に格納されているシフ
ト数をシフトカウンタ１５に格納する。次に、１
クロツク毎に、シフトレジスタ１０に全PE共通
のシフトクロツクSCLKを与え、かつ、シフトカ
ウンタ１５を１減ずる。このとき、マスクレジス
タ９の内容が“１”のPEにおいては、シフトレ
ジスタ１０のシフト、シフトカウンタ１５のデイ
クリメントは行われず、またゼロ検出回路１６の
検出信号１７に常に“１”となつている。一方、
シフトカウンタ１５がゼロになつたPEのゼロ検
出回路１６の検出信号１７は“１”となり、制御
部３及び論理積回路１２ａへ送られ、以後その
PEにおいてシフト動作は行われない。全PEのゼ
ロ検出回路１６の検出信号１７が“１”になる
と、制御部３内の論理積回路２０の出力信号２２
が“１”となり、この信号を受けて制御回路２１
がシフトクロツクSCLKの発生を停止させ、次の
操作を指示する制御信号４を発生する。
として、ローカルメモリ８に格納されているシフ
ト数をシフトカウンタ１５に格納する。次に、１
クロツク毎に、シフトレジスタ１０に全PE共通
のシフトクロツクSCLKを与え、かつ、シフトカ
ウンタ１５を１減ずる。このとき、マスクレジス
タ９の内容が“１”のPEにおいては、シフトレ
ジスタ１０のシフト、シフトカウンタ１５のデイ
クリメントは行われず、またゼロ検出回路１６の
検出信号１７に常に“１”となつている。一方、
シフトカウンタ１５がゼロになつたPEのゼロ検
出回路１６の検出信号１７は“１”となり、制御
部３及び論理積回路１２ａへ送られ、以後その
PEにおいてシフト動作は行われない。全PEのゼ
ロ検出回路１６の検出信号１７が“１”になる
と、制御部３内の論理積回路２０の出力信号２２
が“１”となり、この信号を受けて制御回路２１
がシフトクロツクSCLKの発生を停止させ、次の
操作を指示する制御信号４を発生する。
従つて、例えば、シフトレジスタ１０のビツト
数が16で、演算部Ｚ２が４個のPE１で構成され
ており、各PE１のシフトカウンタ１５に格納さ
れるシフト数がそれぞれ、“１”，“２”，“３”，
“４”と仮定すると、従来の並列データ処理装置
では、全PE１のシフト数が制御部３では既知で
ないためシフト動作に16クロツク必要となるのに
対し、この発明による並列データ処理装置では、
シフト数の最大値である４クロツクでシフト動作
を行うことができる。
数が16で、演算部Ｚ２が４個のPE１で構成され
ており、各PE１のシフトカウンタ１５に格納さ
れるシフト数がそれぞれ、“１”，“２”，“３”，
“４”と仮定すると、従来の並列データ処理装置
では、全PE１のシフト数が制御部３では既知で
ないためシフト動作に16クロツク必要となるのに
対し、この発明による並列データ処理装置では、
シフト数の最大値である４クロツクでシフト動作
を行うことができる。
以上のように、この発明によれば、演算部の各
基本演算要素（PE）に、シフトレジスタに格納
するデータのシフト数が格納されたシフト毎にデ
イクリメントされるシフトカウンタと、このシフ
トカウンタの内容がゼロになつたかどうかを検出
するゼロ検出手段とを設けるともに、上記制御部
に、各基本演算要素（PE）のゼロ検出手段から
出力される検出信号の論理積をとる論理積回路
と、この論理積回路の出力信号によつてシフト動
作を終了させる制御手段とを設け、各PE内に格
納されているデータを基に各PE毎に異なるビツ
ト数のシフト動作を行う場合、全PEにおいて指
定されたシフト数の中の最大値だけのクロツク数
でシフト動作を行えるように構成したので、シフ
ト動作を簡単な制御で高速に行うことができる効
果がある。
基本演算要素（PE）に、シフトレジスタに格納
するデータのシフト数が格納されたシフト毎にデ
イクリメントされるシフトカウンタと、このシフ
トカウンタの内容がゼロになつたかどうかを検出
するゼロ検出手段とを設けるともに、上記制御部
に、各基本演算要素（PE）のゼロ検出手段から
出力される検出信号の論理積をとる論理積回路
と、この論理積回路の出力信号によつてシフト動
作を終了させる制御手段とを設け、各PE内に格
納されているデータを基に各PE毎に異なるビツ
ト数のシフト動作を行う場合、全PEにおいて指
定されたシフト数の中の最大値だけのクロツク数
でシフト動作を行えるように構成したので、シフ
ト動作を簡単な制御で高速に行うことができる効
果がある。
第１図はこの発明の一実施例による並列データ
処理装置の各PE内部の構成図、第２図はこの発
明の一実施例による並列データ処理装置の全体構
成図、第３図は従来の並列データ処理装置の全体
構成図、第４図は従来の並列データ処理装置の各
PE内部の構成図である。 図中、１はPE（基本演算要素）、２は演算部、
３は制御部、４は制御信号、５は外部メモリ、６
は演算器（演算手段）、７はセレクタ、８はロー
カルメモリ（データ蓄積手段）、９はマスクレジ
スタ、１０はシフトレジスタ、１１，１２ａ，１
４は論理回路、１３はレジスタ、１５はシフトカ
ウンタ、１６はゼロ検出回路（ゼロ検出手段）、
１７は検出信号、２０は論理積回路、２１は制御
回路（制御手段）である。なお、図中、同一符号
は同一、又は相当部分を示す。
処理装置の各PE内部の構成図、第２図はこの発
明の一実施例による並列データ処理装置の全体構
成図、第３図は従来の並列データ処理装置の全体
構成図、第４図は従来の並列データ処理装置の各
PE内部の構成図である。 図中、１はPE（基本演算要素）、２は演算部、
３は制御部、４は制御信号、５は外部メモリ、６
は演算器（演算手段）、７はセレクタ、８はロー
カルメモリ（データ蓄積手段）、９はマスクレジ
スタ、１０はシフトレジスタ、１１，１２ａ，１
４は論理回路、１３はレジスタ、１５はシフトカ
ウンタ、１６はゼロ検出回路（ゼロ検出手段）、
１７は検出信号、２０は論理積回路、２１は制御
回路（制御手段）である。なお、図中、同一符号
は同一、又は相当部分を示す。
Claims (1)
- １ シフトレジスタを含むレジスタ内のデータに
演算を施す演算手段と上記レジスタ等に格納する
データが蓄積されるデータ蓄積手段とを有する基
本演算要素を複数個接続して成る演算部と、この
演算部の各基本演算要素を同一の制御信号によつ
て制御する制御部とから構成される並列データ処
理装置において、上記演算部の各基本演算要素
に、シフトレジスタに格納するデータのシフト数
が格納されシフト毎にデイクリメントされるシフ
トカウンタと、このシフトカウンタの内容がゼロ
になつたかどうかを検出するゼロ検出手段とを設
けるとともに、上記制御部に、各基本演算要素の
ゼロ検出手段から出力される検出信号の論理積を
とる論理積回路と、この論理積回路の出力信号に
よつてシフト動作を終了させる制御手段とを設け
たことを特徴とする並列データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318542A JPH01161432A (ja) | 1987-12-18 | 1987-12-18 | 並列データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318542A JPH01161432A (ja) | 1987-12-18 | 1987-12-18 | 並列データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01161432A JPH01161432A (ja) | 1989-06-26 |
| JPH0567978B2 true JPH0567978B2 (ja) | 1993-09-28 |
Family
ID=18100287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62318542A Granted JPH01161432A (ja) | 1987-12-18 | 1987-12-18 | 並列データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01161432A (ja) |
-
1987
- 1987-12-18 JP JP62318542A patent/JPH01161432A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01161432A (ja) | 1989-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |