JPH0570970B2 - - Google Patents
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- JPH0570970B2 JPH0570970B2 JP58072073A JP7207383A JPH0570970B2 JP H0570970 B2 JPH0570970 B2 JP H0570970B2 JP 58072073 A JP58072073 A JP 58072073A JP 7207383 A JP7207383 A JP 7207383A JP H0570970 B2 JPH0570970 B2 JP H0570970B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、周波数発電機の出力信号が入力され
るモータ制御用回路の入力段に設けられ、信号中
のノイズによる誤動作防止に用いることのできる
シユミツト回路に関するものである。Detailed Description of the Invention (Field of Industrial Application) The present invention is provided at the input stage of a motor control circuit into which the output signal of a frequency generator is input, and is used to prevent malfunction due to noise in the signal. This relates to a Schmitt circuit that can be used.
（従来例の構成とその問題点）
一般のシユミツト回路は、第１図に示したよう
に構成されており、双安定マルチバイブレータの
一種と考えられる。図に示すように、第１のトラ
ンジスタのベースに入力信号が与えられ、第２の
トランジスタのベースには、第１のトランジスタ
のコレクタ電圧を抵抗器で分圧したものが入力さ
れ、かつ両トランジスタのエミツタを結合するこ
とにより、両トランジスタのオン、オフをヒステ
リシス幅を持たせて交互に切換える回路構成であ
る。以下、第２図を参照しながら定量的に検討す
る。(Constitution of conventional example and its problems) A general Schmitt circuit is constructed as shown in FIG. 1, and is considered to be a type of bistable multivibrator. As shown in the figure, an input signal is applied to the base of the first transistor, a voltage obtained by dividing the collector voltage of the first transistor by a resistor is input to the base of the second transistor, and both transistors This is a circuit configuration that alternately switches both transistors on and off with a hysteresis width by coupling the emitters of the two transistors. The following will be quantitatively discussed with reference to FIG.
まず、トランジスタ２がオフ、トランジスタ６
がオンの状態から、入力信号viが上昇し、逆の状
態に移るときのレベルV1を求める。ただし、ト
ランジスタ６は最初、飽和状態にあるように回路
定数が定められているものとし、トランジスタ６
のコレクタ・エミツタ飽和電圧VCES≒０、ベー
ス・エミツタ間バイアス電圧VBE＝０とすると、
エミツタ電圧vEは、電源８の電圧VCCを抵抗器７
と抵抗器３で分圧した値であり、それは同時に反
転レベルV1であるから
V1≒vE≒R3VCC／R7＋R3 ……(1)
ここでR3：抵抗器３の抵抗値
R7：抵抗器７の抵抗値
となる。 First, transistor 2 is off, transistor 6
Find the level V 1 when the input signal v i rises from the on state to the opposite state. However, it is assumed that the circuit constants of transistor 6 are initially determined so that it is in a saturated state, and
Assuming that the collector-emitter saturation voltage V CES ≒0 and the base-emitter bias voltage V BE =0,
The emitter voltage v E is the voltage V CC of the power supply 8 and the resistor 7
This is the voltage divided by resistor 3, and since it is also the inversion level V 1 , V 1 ≒v E ≒R 3 V CC /R 7 +R 3 ...(1) Here, R 3 : Resistor 3's voltage Resistance value R 7 : This is the resistance value of resistor 7.
次に、入力信号が下降する過程で再び状態反転
する信号レベルをV2とおいて、この値を算出す
る。状態変化が起こる時点では、トランジスタ２
は飽和の状態を脱している。トランジスタ２のコ
レクタ電圧vc1は、抵抗器４と抵抗器５で分圧さ
れてトランジスタ６のベースに加えられるが、こ
の電圧が反転レベルV2以下となればトランジス
タ６はオンとなる。そこで、
ic1R1＝VCC−vc1 (2)
R5vc1／R4＋R5＝V2≒ic1R3 (3)
ここでic1：トランジスタ２のコレクタ電流
R1：抵抗器１の抵抗値
R4：抵抗器４の抵抗値
R5：抵抗器５の抵抗値
が成り立つ。これより
V2＝R3VCC／R1＋R3（１＋R4／R5）(4)
を得る。それぞれの反転レベルV1とV2の差が、
ヒステリシスとなつて現われるのである。 Next, the signal level at which the input signal inverts again in the process of falling is set as V2 , and this value is calculated. At the point when the state change occurs, transistor 2
is out of saturation. The collector voltage v c1 of the transistor 2 is divided by the resistors 4 and 5 and applied to the base of the transistor 6. When this voltage becomes equal to or lower than the inversion level V 2 , the transistor 6 is turned on. Therefore, i c1 R 1 = V CC −v c1 (2) R 5 v c1 ／R 4 + R 5 = V 2 ≒ i c1 R 3 (3) where i c1 : Collector current of transistor 2 R 1 : Resistor 1 resistance value R 4 : resistance value of resistor 4 R 5 : resistance value of resistor 5 holds true. From this, we obtain V 2 = R 3 V CC /R 1 +R 3 (1 + R 4 /R 5 ) (4). The difference between the respective inversion levels V 1 and V 2 is
This appears as hysteresis.
以上のように、従来のシユミツト回路では、シ
ユミツト幅を設定するために、上記(4)式によつて
求められるが、(4)式は電源電圧VCCに依存する。
よつてシユミツト幅が電源電圧の変化により変わ
るという欠点があつた。 As described above, in the conventional Schmitt circuit, in order to set the Schmitt width, it is determined by the above equation (4), but equation (4) depends on the power supply voltage V CC .
Therefore, there was a drawback that the Schmitt width changed due to changes in the power supply voltage.
（発明の目的）
本発明は、このような従来の欠点を除去するも
のであり、電源電圧の変化に関係なくヒステリシ
ス幅を一定とし、かつヒステリシス幅及びDCバ
イアスを容易に設定できる優れたシユミツト回路
を提供するものである。(Object of the Invention) The present invention eliminates these conventional drawbacks, and provides an excellent Schmitt circuit that maintains a constant hysteresis width regardless of changes in power supply voltage and allows easy setting of the hysteresis width and DC bias. It provides:
（発明の構成）
本発明のシユミツト回路は、差動増幅器の第１
のNPNトランジスタのベースより入力信号を与
え、第２のNPNトランジスタのベースには、抵
抗器を介して基準電源を接続すると共に、定電流
源の電流を、その抵抗器に流すことを上記差動増
幅器の出力により制御するものである。(Structure of the Invention) The Schmitt circuit of the present invention is a first circuit of a differential amplifier.
An input signal is applied from the base of the second NPN transistor, a reference power source is connected to the base of the second NPN transistor via a resistor, and the current of the constant current source is passed through the resistor. It is controlled by the output of the amplifier.
シユミツト幅は、上記抵抗器に流れる電流によ
る電圧降下分となり、DCバイアスは、基準電源
の電圧にて容易に設定でき、かつ、電源電圧の変
化に関係しない回路構成となる。 The Schmitt width is the voltage drop due to the current flowing through the resistor, and the DC bias can be easily set using the voltage of the reference power supply, and the circuit configuration is independent of changes in the power supply voltage.
（実施例の説明）
以下本発明の一実施例を図面を参照して説明す
る。第３図に示すように、トランジスタ９及びト
ランジスタ１０は差動増幅器を構成しており、ト
ランジスタ１１，１２はカレントミラー構成の能
動負荷となつている。基準電源１６の電圧E16が
抵抗器１５を介してトランジスタ１０のベースの
バイアスされると共に、定電流源２０に一方のト
ランジスタ１８のコレクタが接続されたカレント
ミラー構成の他方のトランジスタ１７のコレクタ
が、上記トランジスタ１０のベースに接続されて
いる。そして、抵抗器１５に流れる定電流I20を、
トランジスタ１４を介して差動増幅器の出力によ
り制御している。なお、トランジスタ９及び１０
はNPN型であり、他のトランジスタ１１，１２，
１４，１７，１８及び出力トランジスタ１９は
PNP型である。(Description of Embodiment) An embodiment of the present invention will be described below with reference to the drawings. As shown in FIG. 3, transistor 9 and transistor 10 constitute a differential amplifier, and transistors 11 and 12 serve as active loads in a current mirror configuration. The voltage E 16 of the reference power supply 16 is biased to the base of the transistor 10 via the resistor 15, and the collector of the other transistor 17 in a current mirror configuration in which the collector of one transistor 18 is connected to the constant current source 20 is biased to the base of the transistor 10 through the resistor 15. , connected to the base of the transistor 10. Then, the constant current I 20 flowing through the resistor 15 is
It is controlled by the output of a differential amplifier via a transistor 14. Note that transistors 9 and 10
is of NPN type, and the other transistors 11, 12,
14, 17, 18 and output transistor 19
It is PNP type.
以下に、第４図を参照しながら本回路の動作に
ついて説明する。 The operation of this circuit will be explained below with reference to FIG.
まず、入力信号viが基準電圧E16より低い場合
を考える。差動増幅器の一方のトランジスタ９は
オフ、他方のトランジスタ１０がオンとなり、定
電流源１３の電流I13はトランジスタ１０に流れ、
さらにカレントミラー構成のトランジスタ１１に
定電流I13が流れようとするが、トランジスタ９
はオフであり、かつトランジスタ１４，１９もオ
フであるため、カレントミラーがくずれ、結局ト
ランジスタ１１はオフとなる。このとき、カレン
トミラー構成のトランジスタ１７，１８により定
電流I20がトランジスタ１７のコレクタから抵抗
器１５に流れるため、トランジスタ１０のベース
は（E16＋I20R15）の電圧にバイアスされている。
ここでR15は抵抗器１５の抵抗値である。また、
出力トランジスタ１９はオフのため、出力信号v0
は0V（ローレベル）である。 First, consider the case where the input signal v i is lower than the reference voltage E 16 . One transistor 9 of the differential amplifier is turned off and the other transistor 10 is turned on, and the current I 13 of the constant current source 13 flows to the transistor 10.
Furthermore, a constant current I13 tries to flow through the transistor 11 of the current mirror configuration, but the transistor 9
is off and transistors 14 and 19 are also off, so the current mirror collapses and eventually transistor 11 turns off. At this time, a constant current I 20 flows from the collector of the transistor 17 to the resistor 15 through the transistors 17 and 18 having a current mirror configuration, so that the base of the transistor 10 is biased to a voltage of (E 16 +I 20 R 15 ).
Here, R 15 is the resistance value of the resistor 15. Also,
Since the output transistor 19 is off, the output signal v 0
is 0V (low level).
次に、入力信号viがトランジスタ１０のベース
バイアス電圧（E16＋I20R15）より上昇すれば、
トランジスタ９はオン、１０はオフとなり、定電
流I13はトランジスタ９に流れる。このときトラ
ンジスタ１０はオフのため、カレントミラー構成
のトランジスタ１１には電流が流れない。よつて
定電流I13は、トランジスタ１４及び１９のベー
ス電流となり、トランジスタ１４，１９がオンと
なる。トランジスタ１４には定電流I20が流れる
ため、カレントミラー構成のトランジスタ１７に
は、電流が流れないから、トランジスタ１０のベ
ースバイアス電圧は、基準電圧E16となる。また
出力トランジスタ１９はオンになるので出力信号
v0は、ほぼVCC（ハイレベル）である。上記動作
は、入力信号viがトランジスタ１０のベースバイ
アス電圧（E16＋I20R15）に達すると正帰還動作
により変化する。 Next, if the input signal v i rises above the base bias voltage (E 16 +I 20 R 15 ) of the transistor 10, then
Transistor 9 is turned on, transistor 10 is turned off, and a constant current I 13 flows through transistor 9. At this time, since the transistor 10 is off, no current flows through the transistor 11 having the current mirror configuration. Therefore, the constant current I 13 becomes the base current of the transistors 14 and 19, and the transistors 14 and 19 are turned on. Since a constant current I 20 flows through the transistor 14, no current flows through the transistor 17 having a current mirror configuration, so that the base bias voltage of the transistor 10 becomes the reference voltage E 16 . Also, since the output transistor 19 is turned on, the output signal
v 0 is approximately V CC (high level). The above operation changes due to positive feedback operation when the input signal v i reaches the base bias voltage (E 16 +I 20 R 15 ) of the transistor 10.
次に入力信号viがトランジスタ１０のベースバ
イアス電圧E16より降下すれば、トランジスタ９
はオフ、１０はオンとなり、定電流I13は、トラ
ンジスタ１０を流れ、カレントミラー構成のトラ
ンジスタ１１に定電流I13が流れようとするが、
トランジスタ９がオフのため、トランジスタ１
４，１９がオフとなり、カレントミラーがくず
れ、結局トランジスタ１１はオフとなる。よつ
て、カレントミラー構成のトランジスタ１７に定
電流I20が流れ、トランジスタ１０のベースバイ
アス電圧は（E16＋I20R15）にバイアスされる。
また出力トランジスタ１９はオフのため出力信号
v0は0V（ローレベル）となる。 Next, if the input signal v i falls below the base bias voltage E 16 of transistor 10, transistor 9
is off and 10 is on, a constant current I 13 flows through the transistor 10, and a constant current I 13 tries to flow through the transistor 11 of the current mirror configuration.
Since transistor 9 is off, transistor 1
4 and 19 are turned off, the current mirror collapses, and eventually the transistor 11 is turned off. Therefore, a constant current I 20 flows through the transistor 17 having a current mirror configuration, and the base bias voltage of the transistor 10 is biased to (E 16 +I 20 R 15 ).
Also, since the output transistor 19 is off, the output signal
v 0 becomes 0V (low level).
以上のように、入力信号が上昇する過程で状態
変化する信号レベルをV1とし、入力信号が下降
する過程で再び状態反転する信号レベルをV2と
すると
V1＝E16＋I20R15
V2＝E16
となる。従つて、シユミツト幅はI20R15であり、
電源電圧に依存せず、定電流I20と抵抗器１５の
抵抗値で容易に設定することができる。 As described above, if the signal level that changes state as the input signal rises is V 1 , and the signal level that changes state again as the input signal falls is V 2 , then V 1 = E 16 + I 20 R 15 V 2 = E16 . Therefore, the Schmitt width is I 20 R 15 ,
It does not depend on the power supply voltage and can be easily set using the constant current I 20 and the resistance value of the resistor 15.
（発明の効果）
以上のように本発明によれば、ヒステリシス幅
を抵抗器の抵抗値と定電流のみで容易に設定が可
能であり、DCバイアスも基準電圧により容易に
設定が可能である。かつ、電源電圧の変化に関係
なく、ヒステリシス幅を一定にすることができ
る。本発明のシユミツト回路は、極めて実用的
で、集積回路化に適した回路構成である。(Effects of the Invention) As described above, according to the present invention, the hysteresis width can be easily set using only the resistance value of the resistor and the constant current, and the DC bias can also be easily set using the reference voltage. Moreover, the hysteresis width can be made constant regardless of changes in the power supply voltage. The Schmitt circuit of the present invention is extremely practical and has a circuit configuration suitable for integration.
第１図は、従来のシユミツト回路の構成を示す
回路図、第２図は、同従来回路の動作説明図、第
３図は、本発明の一実施例の回路図、第４図は、
同実施例の動作説明図である。
９，１０……差動増幅器を構成するNPNトラ
ンジスタ、１１，１２，１７，１８……カレント
ミラー構成のPNPトランジスタ、１４，１９…
…PNPトランジスタ、１３，２０……定電流源、
１５……抵抗器、１６……基準電源。
FIG. 1 is a circuit diagram showing the configuration of a conventional Schmitt circuit, FIG. 2 is an explanatory diagram of the operation of the conventional circuit, FIG. 3 is a circuit diagram of an embodiment of the present invention, and FIG.
FIG. 3 is an explanatory diagram of the operation of the same embodiment. 9, 10... NPN transistors forming a differential amplifier, 11, 12, 17, 18... PNP transistors having a current mirror configuration, 14, 19...
...PNP transistor, 13,20...constant current source,
15...Resistor, 16...Reference power supply.
Claims (1)
トランジスタと、ベースに抵抗器を介して基準電
源が接続された第２のNPNトランジスタとで差
動増幅器が構成され、前記差動増幅器は第１のカ
レントミラー構成の能動負荷を有するとともに前
記第１のNPNトランジスタのコレクタが第３の
PNPトランジスタのベース及び出力PNPトラン
ジスタのベースにそれぞれ接続され、前記第３の
PNPトランジスタのコレクタは、第２のカレン
トミラー構成のダイオード接続された一方の
PNPトランジスタのコレクタと定電流源とにそ
れぞれ接続され、前記第２のカレントミラー構成
の他方のPNPトランジスタのコレクタが前記第
２のNPNトランジスタのベースに接続されてな
ることを特徴とするシユミツト回路。1 The first NPN to which the input signal is applied to the base
A differential amplifier is configured by the transistor and a second NPN transistor whose base is connected to a reference power source via a resistor, and the differential amplifier has an active load having a first current mirror configuration and the first transistor. The collector of the NPN transistor is the third
connected to the base of the PNP transistor and the base of the output PNP transistor, respectively;
The collector of the PNP transistor is one diode-connected part of the second current mirror configuration.
A Schmitt circuit characterized in that the collector of a PNP transistor is connected to a constant current source, and the collector of the other PNP transistor of the second current mirror configuration is connected to the base of the second NPN transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072073A JPS59198021A (en) | 1983-04-26 | 1983-04-26 | Schmitt circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072073A JPS59198021A (en) | 1983-04-26 | 1983-04-26 | Schmitt circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59198021A JPS59198021A (en) | 1984-11-09 |
| JPH0570970B2 true JPH0570970B2 (en) | 1993-10-06 |
Family
ID=13478862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58072073A Granted JPS59198021A (en) | 1983-04-26 | 1983-04-26 | Schmitt circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59198021A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3810058A1 (en) * | 1988-03-25 | 1989-10-05 | Philips Patentverwaltung | SCHMITT TRIGGER CIRCUIT |
-
1983
- 1983-04-26 JP JP58072073A patent/JPS59198021A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59198021A (en) | 1984-11-09 |
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