JPH0571182B2 - - Google Patents
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- JPH0571182B2 JPH0571182B2 JP62278285A JP27828587A JPH0571182B2 JP H0571182 B2 JPH0571182 B2 JP H0571182B2 JP 62278285 A JP62278285 A JP 62278285A JP 27828587 A JP27828587 A JP 27828587A JP H0571182 B2 JPH0571182 B2 JP H0571182B2
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- electrode contact
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
〔概要〕
電極・配線のピツチをフオト・リソグラフイ技
術で決まる程度よりも狭くして微細化することを
可能にした構造をもつ半導体装置に関し、 電極コンタクト・ホールの構造に極めて簡単な
改変を加えるのみで、電極・配線のピツチ微細化
を可能にすることを目的とし、 窒化シリコン膜などを耐酸化性マスクとする選
択的酸化法で形成されたフイールド絶縁膜と、狭
小化を要求される方向に在るエツジとしては表出
された前記フイールド絶縁膜のそれで画定され且
つ該方向とは異なる方向に在るエツジは他の絶縁
膜をパターニングすることで得られたそれで画定
された電極コンタクト・ホールと、該電極コンタ
クト・ホールを覆う電極・配線とを備えるよう構
成する。
術で決まる程度よりも狭くして微細化することを
可能にした構造をもつ半導体装置に関し、 電極コンタクト・ホールの構造に極めて簡単な
改変を加えるのみで、電極・配線のピツチ微細化
を可能にすることを目的とし、 窒化シリコン膜などを耐酸化性マスクとする選
択的酸化法で形成されたフイールド絶縁膜と、狭
小化を要求される方向に在るエツジとしては表出
された前記フイールド絶縁膜のそれで画定され且
つ該方向とは異なる方向に在るエツジは他の絶縁
膜をパターニングすることで得られたそれで画定
された電極コンタクト・ホールと、該電極コンタ
クト・ホールを覆う電極・配線とを備えるよう構
成する。
本発明は、電極・配線のピツチをフオト・リソ
グラフイ技術で決まる程度よりも狭くして微細化
することを可能にした構造をもつ半導体装置に関
する。
グラフイ技術で決まる程度よりも狭くして微細化
することを可能にした構造をもつ半導体装置に関
する。
一般に、半導体装置に於ける電極・配線を形成
するには、表面に在る絶縁膜に電極コンタクト・
ホールを形成し、その電極コンタクト・ホールを
覆い、且つ、それよりも大きめの電極・配線を形
成することが普通である。
するには、表面に在る絶縁膜に電極コンタクト・
ホールを形成し、その電極コンタクト・ホールを
覆い、且つ、それよりも大きめの電極・配線を形
成することが普通である。
そのように大きめの電極・配線を形成する理由
は、電極コンタクト・ホールに対し、電極・配線
が若干ずれたとしても、下地である電極領域が露
出されないようにしておかないと、その下地がエ
ツチングされてしまうからである。
は、電極コンタクト・ホールに対し、電極・配線
が若干ずれたとしても、下地である電極領域が露
出されないようにしておかないと、その下地がエ
ツチングされてしまうからである。
従つて、電極コンタクト・ホールを介して下地
とコンタクトを採るようにした電極・配線のピツ
チは、（電極コンタクト・ホールの大きさ）＋２×
（電極の被り余裕）＋（電極・配線間隔）で決まる
ことになり、これは、通常、フオト・リソグラフ
イ技術の精度に依存し、それより小さいものを作
成することはできない。尚、電極の被り余裕と
は、電極が電極コンタクト・ホールよりも大きく
なつている部分を謂う。
とコンタクトを採るようにした電極・配線のピツ
チは、（電極コンタクト・ホールの大きさ）＋２×
（電極の被り余裕）＋（電極・配線間隔）で決まる
ことになり、これは、通常、フオト・リソグラフ
イ技術の精度に依存し、それより小さいものを作
成することはできない。尚、電極の被り余裕と
は、電極が電極コンタクト・ホールよりも大きく
なつている部分を謂う。
前記したように、半導体装置を微細化するに際
しては、電極・配線のピツチを如何に狭くするか
が一つの問題になるが、現在、フオト・リソグラ
フイ技術で得られる限界の値になつていて、これ
以上に狭くするには、別の工夫が必要となる。
しては、電極・配線のピツチを如何に狭くするか
が一つの問題になるが、現在、フオト・リソグラ
フイ技術で得られる限界の値になつていて、これ
以上に狭くするには、別の工夫が必要となる。
然しながら、工夫とはいつても、工程が複雑に
なつて製造歩留りが低下したり、コスト上昇を招
来したり、現在の技術で対応が困難になるなどし
ては意味がない。
なつて製造歩留りが低下したり、コスト上昇を招
来したり、現在の技術で対応が困難になるなどし
ては意味がない。
本発明は、電極コンタクト・ホールの構造に極
めて簡単な改変を加えるのみで、電極・配線のピ
ツチ微細化を可能にしようとする。
めて簡単な改変を加えるのみで、電極・配線のピ
ツチ微細化を可能にしようとする。
本発明者は、電極・配線のピツチを狭める要求
に応える為、厳しい位置合わせ精度が要求される
方向に在る電極コンタクト・ホールのエツジとし
てフイールド絶縁膜のエツジそのものを利用する
ことを考えた。
に応える為、厳しい位置合わせ精度が要求される
方向に在る電極コンタクト・ホールのエツジとし
てフイールド絶縁膜のエツジそのものを利用する
ことを考えた。
通常、半導体装置に於いては、前記のように狭
いピツチが要求されるのはＸ方向或いはＹ方向の
何れかであり、例えば、それがＸ方向である場
合、Ｙ方向に関しては許容度が大きいのが普通で
あり、従つて、そちらの方向に該当する電極コン
タクト・ホールのエツジはマスクを用いて形成す
れば良い。
いピツチが要求されるのはＸ方向或いはＹ方向の
何れかであり、例えば、それがＸ方向である場
合、Ｙ方向に関しては許容度が大きいのが普通で
あり、従つて、そちらの方向に該当する電極コン
タクト・ホールのエツジはマスクを用いて形成す
れば良い。
さて、従来、耐酸化性マスクとして窒化シリコ
ン（Si3N4）膜などでシリコン半導体基板の一部
表面を覆つてから選択的熱酸化を行うことに依
り、二酸化シリコン（SiO2）からなるフイール
ド絶縁膜を形成することが行われている。
ン（Si3N4）膜などでシリコン半導体基板の一部
表面を覆つてから選択的熱酸化を行うことに依
り、二酸化シリコン（SiO2）からなるフイール
ド絶縁膜を形成することが行われている。
このような技術に依つて形成されたフイールド
絶縁膜のエツジには、必ず、バーズ・ビーク
（bird's beak）と呼ばれている横方向の酸化が生
じ、耐酸化性マスクとして用いたSi3N4膜を除去
すると、当初、予定された大きさの面積に比較し
て小さいそれをもつシリコン半導体基板表面が露
出されることが知られている。
絶縁膜のエツジには、必ず、バーズ・ビーク
（bird's beak）と呼ばれている横方向の酸化が生
じ、耐酸化性マスクとして用いたSi3N4膜を除去
すると、当初、予定された大きさの面積に比較し
て小さいそれをもつシリコン半導体基板表面が露
出されることが知られている。
本発明では、これを電極コンタクト・ホールに
於ける所定方向に在るエツジを画定するのに利用
し、電極・配線のピツチ狭小化を実現し、フオ
ト・リソグラフイ技術の如何に捉われることなく
半導体装置の寸法を小型にすることを可能にして
いる。
於ける所定方向に在るエツジを画定するのに利用
し、電極・配線のピツチ狭小化を実現し、フオ
ト・リソグラフイ技術の如何に捉われることなく
半導体装置の寸法を小型にすることを可能にして
いる。
第１図は本発明の原理を説明する為の工程要所
に於ける半導体装置を表す図であり、Ａは要部平
面図、ＢはＡに見られる線Ｘ−Ｘに沿う要部切断
側面図、ＣはＡに見られる線Ｙ−Ｙに沿う要部切
断側面図である。尚、ここでは、ダイナミツク・
ランダム・アクセス・メモリ（dynamic random
access memory：DRAM）に於けるメモリ・セ
ルを対象にしている。
に於ける半導体装置を表す図であり、Ａは要部平
面図、ＢはＡに見られる線Ｘ−Ｘに沿う要部切断
側面図、ＣはＡに見られる線Ｙ−Ｙに沿う要部切
断側面図である。尚、ここでは、ダイナミツク・
ランダム・アクセス・メモリ（dynamic random
access memory：DRAM）に於けるメモリ・セ
ルを対象にしている。
図に於いて、１はｐ型シリコン半導体基板、２
はSiO2からなるフイールド絶縁膜、３はSiO2か
らなるゲート絶縁膜、４1，４2はワード線として
作用する多結晶シリコンからなるゲート電極・配
線、５1はビツト線コンタクト領域であるn+型ソ
ース領域、６1，６2はキヤパシタ・コンタクト領
域であるn+型ドレイン領域、７は化学気相成長
（chemical vapor deposition：CVD）法で形成
したSiO2からなる層間絶縁膜、８1，８2は多結晶
シリコンからなるメモリ・キヤパシタの一方の電
極である蓄積電極をそれぞれ示している。
はSiO2からなるフイールド絶縁膜、３はSiO2か
らなるゲート絶縁膜、４1，４2はワード線として
作用する多結晶シリコンからなるゲート電極・配
線、５1はビツト線コンタクト領域であるn+型ソ
ース領域、６1，６2はキヤパシタ・コンタクト領
域であるn+型ドレイン領域、７は化学気相成長
（chemical vapor deposition：CVD）法で形成
したSiO2からなる層間絶縁膜、８1，８2は多結晶
シリコンからなるメモリ・キヤパシタの一方の電
極である蓄積電極をそれぞれ示している。
図の特にＢとＣから明らかなように、メモリ・
キヤパシタの蓄積電極８1及び８2に対応する電極
コンタクト・ホールのエツジは、Ｘ方向に関して
は、層間絶縁膜７のパターニングに依つて画定さ
れているが、Ｙ方向、即ち、電極・配線のピツチ
を狭小化するのに対象として採り上げられるべき
方向に関してはバーズ・ビークを有するフイール
ド絶縁膜２のエツジそのものを利用して画定して
いる。
キヤパシタの蓄積電極８1及び８2に対応する電極
コンタクト・ホールのエツジは、Ｘ方向に関して
は、層間絶縁膜７のパターニングに依つて画定さ
れているが、Ｙ方向、即ち、電極・配線のピツチ
を狭小化するのに対象として採り上げられるべき
方向に関してはバーズ・ビークを有するフイール
ド絶縁膜２のエツジそのものを利用して画定して
いる。
ここで、Ｆをフオト・リソグラフイ技術に依つ
て決まる最少線幅、Ｍを位置合わせ余裕、Ｂをバ
ーズ・ビークの長さとすると、DRAMに於ける
センス増幅器のピツチは、本発明の場合、 ∝２（Ｆ＋Ｍ−Ｂ） となる。因みに、従来技術に依ると、 ∝２（Ｆ＋Ｍ） となる。
て決まる最少線幅、Ｍを位置合わせ余裕、Ｂをバ
ーズ・ビークの長さとすると、DRAMに於ける
センス増幅器のピツチは、本発明の場合、 ∝２（Ｆ＋Ｍ−Ｂ） となる。因みに、従来技術に依ると、 ∝２（Ｆ＋Ｍ） となる。
例えば、Ｆ＝1.0〔μm〕，Ｍ＝0.3〔μm〕，Ｂ＝0.3
〔μm〕とし、これら数値を前記式に代入して計算
すれば直ちに判るが、本発明に依る場合、23〔％〕
も縮小されるのである。
〔μm〕とし、これら数値を前記式に代入して計算
すれば直ちに判るが、本発明に依る場合、23〔％〕
も縮小されるのである。
そこで、本発明に依る半導体装置に於いては、
窒化シリコン膜などを耐酸化性マスクとする選択
的酸化法で形成された素子分離用フイールド絶縁
膜と、狭小化を要求される方向に在る相対向する
二つのエツジとしては表出された前記素子分離用
フイールド絶縁膜のそれで画定され且つ該方向と
は異なる方向に在る相対向する二つのエツジは前
記素子分離用フイールド絶縁膜と異なる絶縁膜を
パターニングすることで得られたそれで画定され
た電極コンタクト・ホールと、該電極コンタク
ト・ホールを覆う電極・配線とを備えている。
窒化シリコン膜などを耐酸化性マスクとする選択
的酸化法で形成された素子分離用フイールド絶縁
膜と、狭小化を要求される方向に在る相対向する
二つのエツジとしては表出された前記素子分離用
フイールド絶縁膜のそれで画定され且つ該方向と
は異なる方向に在る相対向する二つのエツジは前
記素子分離用フイールド絶縁膜と異なる絶縁膜を
パターニングすることで得られたそれで画定され
た電極コンタクト・ホールと、該電極コンタク
ト・ホールを覆う電極・配線とを備えている。
前記手段を採ることに依り、電極コンタクト・
ホールをなすエツジのうち、狭小化が要求されて
いる方向に在るものはフイールド絶縁膜のエツジ
を利用するようにしているから、電極コンタク
ト・ホールの大きさ、延いては、電極・配線のピ
ツチをフオト・リソグラフイ技術で決まる程度よ
りも狭くして微細化することが可能であり、従つ
て、半導体装置に於ける各素子は縮小され、集積
度を向上することができ、そして、これを実現す
るには、電極コンタクト・ホールを形成する為の
マスクに若干の改変を加えれば良いのであるか
ら、現用の技術で充分に対処することが可能であ
る。
ホールをなすエツジのうち、狭小化が要求されて
いる方向に在るものはフイールド絶縁膜のエツジ
を利用するようにしているから、電極コンタク
ト・ホールの大きさ、延いては、電極・配線のピ
ツチをフオト・リソグラフイ技術で決まる程度よ
りも狭くして微細化することが可能であり、従つ
て、半導体装置に於ける各素子は縮小され、集積
度を向上することができ、そして、これを実現す
るには、電極コンタクト・ホールを形成する為の
マスクに若干の改変を加えれば良いのであるか
ら、現用の技術で充分に対処することが可能であ
る。
第２図乃至第１５図は本発明一実施例を製造す
る場合を解説する為の工程要所に於ける図であ
り、第２図乃至第８図は第１図に見られる線Ｘ−
Ｘに沿う要部切断側面図、第９図乃至第１４図に
は第１図に見られる線Ｙ−Ｙに沿う要部切断側面
図をそれぞれ表し、以下、これ等の図を適宜参照
しつつ説明する。尚、第１図に於いて用いた記号
と同記号は同部分を示すか或いは同じ意味を持つ
ものとする。
る場合を解説する為の工程要所に於ける図であ
り、第２図乃至第８図は第１図に見られる線Ｘ−
Ｘに沿う要部切断側面図、第９図乃至第１４図に
は第１図に見られる線Ｙ−Ｙに沿う要部切断側面
図をそれぞれ表し、以下、これ等の図を適宜参照
しつつ説明する。尚、第１図に於いて用いた記号
と同記号は同部分を示すか或いは同じ意味を持つ
ものとする。
ここで、各図に関する注意事項を記述すると次
の通りである。即ち、第１図は綜合的な図である
から、特に挙げなくても、各工程に亙つて常に参
照するものとし、また、第１図で表されている範
囲と他の図に表されているそれとは必ずしも一致
せず、他の図の方がより広範囲を表している場合
もある。尚、第１図に於いては、簡明にする為、
メモリ・キヤパシタに於ける他方の電極であるセ
ル・プレートと呼ばれている対向電極、トランス
フア・ゲート・トランジスタのソース領域に於け
るビツト線コンタクト窓、ビツト線、ワード線を
実質的に低抵抗化する為の配線、その絶縁膜など
は省略されている。
の通りである。即ち、第１図は綜合的な図である
から、特に挙げなくても、各工程に亙つて常に参
照するものとし、また、第１図で表されている範
囲と他の図に表されているそれとは必ずしも一致
せず、他の図の方がより広範囲を表している場合
もある。尚、第１図に於いては、簡明にする為、
メモリ・キヤパシタに於ける他方の電極であるセ
ル・プレートと呼ばれている対向電極、トランス
フア・ゲート・トランジスタのソース領域に於け
るビツト線コンタクト窓、ビツト線、ワード線を
実質的に低抵抗化する為の配線、その絶縁膜など
は省略されている。
第２図、第９図参照
(1) 通常のフオト・リソグラフイ技術に於けるレ
ジスト・プロセスを適用することに依り、能動
領域を覆うフオト・レジスト膜を形成した後、
イオン注入法を適用することに依り、硼素(B)イ
オンの打ち込みを行い、素子間分離領域（図示
せず）を形成する。
ジスト・プロセスを適用することに依り、能動
領域を覆うフオト・レジスト膜を形成した後、
イオン注入法を適用することに依り、硼素(B)イ
オンの打ち込みを行い、素子間分離領域（図示
せず）を形成する。
(2) 前記能動領域を覆うフオト・レジスト膜を除
去してから、Si3N4膜などを耐酸化性マスクと
する選択的熱酸化法を適用することに依り、フ
イールド絶縁膜２を形成する。
去してから、Si3N4膜などを耐酸化性マスクと
する選択的熱酸化法を適用することに依り、フ
イールド絶縁膜２を形成する。
(3) 前記のようにして形成されたフイールド絶縁
膜２に於いては、そのエツジが耐酸化性マスク
の内側にも入り込んでいることは良く知られて
いて、通常、その入り込みは約3000〔Å〕程度
になる。
膜２に於いては、そのエツジが耐酸化性マスク
の内側にも入り込んでいることは良く知られて
いて、通常、その入り込みは約3000〔Å〕程度
になる。
従つて、Si3N4膜などの耐酸化性マスクを除
去すると、その下からバーズ・ビーク２Ａが現
れる。
去すると、その下からバーズ・ビーク２Ａが現
れる。
第３図、第１０図参照
(4) 熱酸化法を適用することに依り、厚さ例えば
200〔Å〕程度のSiO2からなるゲート絶縁膜を
形成する。
200〔Å〕程度のSiO2からなるゲート絶縁膜を
形成する。
(5) 化学気相成長（chemical vapor
deposition：CVD）法を適用することに依り、
厚さ例えば2000〔Å〕程度の多結晶シリコン膜
を形成する。
deposition：CVD）法を適用することに依り、
厚さ例えば2000〔Å〕程度の多結晶シリコン膜
を形成する。
(6) 通常のフオト・リソグラフイ技術を適用する
ことに依り、前記多結晶シリコン膜のパターニ
ングを行つてワード線となるゲート電極・配線
４1，４2，４3……を形成する。
ことに依り、前記多結晶シリコン膜のパターニ
ングを行つてワード線となるゲート電極・配線
４1，４2，４3……を形成する。
(7) イオン注入法を適用することに依り、Asイ
オンの打ち込みを行つてn+型ソース領域５1，
５2，……、n+型ドレイン領域６1，６2……を
形成する。
オンの打ち込みを行つてn+型ソース領域５1，
５2，……、n+型ドレイン領域６1，６2……を
形成する。
尚、ソース領域はビツト線コンタクト領域と
なり、また、ドレイン領域はメモリ・キヤパシ
タに於ける蓄積電極のコンタクト領域となるこ
とは云うまでもない。また、前記のイオン注入
を行うに先立ち、必要あれば、表面に薄い
SiO2からなる保護膜を形成して良い。
なり、また、ドレイン領域はメモリ・キヤパシ
タに於ける蓄積電極のコンタクト領域となるこ
とは云うまでもない。また、前記のイオン注入
を行うに先立ち、必要あれば、表面に薄い
SiO2からなる保護膜を形成して良い。
(8) CVD法を適用することに依り、厚さ例えば
1000〔Å〕程度のSiO2からなる層間絶縁膜７を
形成する。
1000〔Å〕程度のSiO2からなる層間絶縁膜７を
形成する。
第４図、第１１図参照
(9) 通常のフオト・リソグラフイ技術に於けるレ
ジスト・プロセス及びエツチング・ガスをCF4
＋O2とする反応性イオン・エツチング
（reactive ion etching：RIE）法を適用するこ
とに依り、層間絶縁膜７の異方性エツチングを
行つて電極コンタクト・ホール７Ａを形成す
る。
ジスト・プロセス及びエツチング・ガスをCF4
＋O2とする反応性イオン・エツチング
（reactive ion etching：RIE）法を適用するこ
とに依り、層間絶縁膜７の異方性エツチングを
行つて電極コンタクト・ホール７Ａを形成す
る。
この場合のエツチング・マスクとして考慮す
べき点は、Ｘ方向に関しては表出される能動領
域を設計値通りに規制するように、そして、Ｙ
方向に関してはフイールド絶縁膜２もエツジが
現れるように若干大きめにそれぞれ設定するこ
とである。
べき点は、Ｘ方向に関しては表出される能動領
域を設計値通りに規制するように、そして、Ｙ
方向に関してはフイールド絶縁膜２もエツジが
現れるように若干大きめにそれぞれ設定するこ
とである。
ところで、この工程は、本発明にとつて大変
重要であり、フイールド絶縁膜２のバーズ・ビ
ーク２Ａ（第３図参照）をエツチングで損傷す
ることなく表出させるには、層間絶縁膜７をエ
ツチングして半導体基板１が表出した際に於け
るRIEプラズマの発光スペクトル変化を確実に
検出してエツチングの終点にしなければならな
い。このようにすることで、通常のフオト・リ
ソグラフイ技術では達成不可能な程度に小さく
設定された電極コンタクト・ホール７Ａを寸法
通り正確に形成し、その結果、電極・配線のピ
ツチ狭小化、従つて、メモリ・セルの縮小化が
達成されるのである。
重要であり、フイールド絶縁膜２のバーズ・ビ
ーク２Ａ（第３図参照）をエツチングで損傷す
ることなく表出させるには、層間絶縁膜７をエ
ツチングして半導体基板１が表出した際に於け
るRIEプラズマの発光スペクトル変化を確実に
検出してエツチングの終点にしなければならな
い。このようにすることで、通常のフオト・リ
ソグラフイ技術では達成不可能な程度に小さく
設定された電極コンタクト・ホール７Ａを寸法
通り正確に形成し、その結果、電極・配線のピ
ツチ狭小化、従つて、メモリ・セルの縮小化が
達成されるのである。
第５図、第１２図参照
(10) CVD法を適用することに依り、厚さ例えば
2000〔Å〕程度の多結晶シリコン膜８を形成す
る。
2000〔Å〕程度の多結晶シリコン膜８を形成す
る。
(11) 通常のフオト・リソグラフイ技術を適用する
ことに依り、多結晶シリコン膜８のパターニン
グを行い、メモリ・キヤパシタに於ける一方の
電極である蓄積電極８1，８2……を形成する。
ことに依り、多結晶シリコン膜８のパターニン
グを行い、メモリ・キヤパシタに於ける一方の
電極である蓄積電極８1，８2……を形成する。
第６図、第１３図
(12) 熱酸化法を適用することに依り、少なくとも
電極８1，８2……を覆うSiO2膜を形成する。
電極８1，８2……を覆うSiO2膜を形成する。
ここで形成したSiO2膜はメモリ・キヤパシ
タの誘電体膜として作用するものであつて、例
えば100〔Å〕程度と極薄いので図示されていな
い。
タの誘電体膜として作用するものであつて、例
えば100〔Å〕程度と極薄いので図示されていな
い。
(13) CVD法を適用することに依り、厚さ例えば
2000〔Å〕程度の多結晶シリコン膜９を形成す
る。
2000〔Å〕程度の多結晶シリコン膜９を形成す
る。
(14) 通常のフオト・リソグラフイ技術を適用する
ことに依り、多結晶シリコン膜９のパターニン
グを行い、メモリ・キヤパシタの他方の電極で
あるセル・プレートと呼ばれる対向電極９1，
９2……を形成する。
ことに依り、多結晶シリコン膜９のパターニン
グを行い、メモリ・キヤパシタの他方の電極で
あるセル・プレートと呼ばれる対向電極９1，
９2……を形成する。
第７図、第１４図参照
(15) CVD法を適用することに依り、厚さ例えば
2500〔Å〕程度のSiO2からなる層間絶縁膜１０
を形成する。
2500〔Å〕程度のSiO2からなる層間絶縁膜１０
を形成する。
(16) 通常のフオト・リソグラフイ技術に於けるレ
ジスト・プロセス及びエツチング・ガスをCF4
＋O2とするRIE法を適用することに依り、層間
絶縁膜１０の表面からシリコン半導体基板１の
表面に達する異方性エツチングを行つて電極コ
ンタクト・ホール１０Ａを形成する。
ジスト・プロセス及びエツチング・ガスをCF4
＋O2とするRIE法を適用することに依り、層間
絶縁膜１０の表面からシリコン半導体基板１の
表面に達する異方性エツチングを行つて電極コ
ンタクト・ホール１０Ａを形成する。
この場合のエツチング・マスクとして考慮す
べき点は、前記説明した電極コンタクト・ホー
ル７Ａの形成時と同様であつて、Ｘ方向に関し
ては表出される能動領域を設計値通りに規制す
るように、そして、Ｙ方向に関してはフイール
ド絶縁膜２のエツジが現れるように若干大きめ
にそれぞれ設定することであり、その他の注意
事項、例えばエツチングの終点検出などについ
ても同じようにする。
べき点は、前記説明した電極コンタクト・ホー
ル７Ａの形成時と同様であつて、Ｘ方向に関し
ては表出される能動領域を設計値通りに規制す
るように、そして、Ｙ方向に関してはフイール
ド絶縁膜２のエツジが現れるように若干大きめ
にそれぞれ設定することであり、その他の注意
事項、例えばエツチングの終点検出などについ
ても同じようにする。
(17) CVD法を適用することに依り、厚さ例えば
1000〔Å〕程度の多結晶シリコン膜１１を形成
し、続いてスパツタリング法を適用することに
依り、厚さ例えば2000〔Å〕程度のタングステ
ン・シリサイド（WSix）膜１２を形成し、そ
れらを通常のフオト・リソグラフイ技術を適用
することに依つてパターニングしピツト線とす
る。
1000〔Å〕程度の多結晶シリコン膜１１を形成
し、続いてスパツタリング法を適用することに
依り、厚さ例えば2000〔Å〕程度のタングステ
ン・シリサイド（WSix）膜１２を形成し、そ
れらを通常のフオト・リソグラフイ技術を適用
することに依つてパターニングしピツト線とす
る。
第８図参照
(18) 通常の技法を適用することに依り、厚さ例え
ば１〔μm〕程度の燐珪酸ガラス
（phosphosilicate glass：PSG）からなるカバ
ー膜１３、多結晶シリコンを材料とするワード
線であるゲート電極４1……の導電性を補う為
のアルミニウム（Al）からなる配線１４を形
成するなどして完成する。
ば１〔μm〕程度の燐珪酸ガラス
（phosphosilicate glass：PSG）からなるカバ
ー膜１３、多結晶シリコンを材料とするワード
線であるゲート電極４1……の導電性を補う為
のアルミニウム（Al）からなる配線１４を形
成するなどして完成する。
このようにして製造された半導体装置は、Ｙ方
向に於いて、フオト・リソグラフイ技術に依る限
度以上に縮小された電極コンタクト・ホールを有
していることは明らかであり、従つて、電極・配
線のピツチが従来よりも狭小化されていることが
理解されよう。
向に於いて、フオト・リソグラフイ技術に依る限
度以上に縮小された電極コンタクト・ホールを有
していることは明らかであり、従つて、電極・配
線のピツチが従来よりも狭小化されていることが
理解されよう。
ところで、本発明に於いて、狭小化を要求され
る方向、即ち、前記実施例ではＹ方向のみに於い
て、フオト・リソグラフイ技術に依る限度以上に
縮小され、且つ、狭小化を要求されない方向、即
ち、前記実施例ではＸ方向がフオト・リソグラフ
イ技術に依つて画定した電極コンタクト・ホール
を形成していることは重要である。
る方向、即ち、前記実施例ではＹ方向のみに於い
て、フオト・リソグラフイ技術に依る限度以上に
縮小され、且つ、狭小化を要求されない方向、即
ち、前記実施例ではＸ方向がフオト・リソグラフ
イ技術に依つて画定した電極コンタクト・ホール
を形成していることは重要である。
その理由は、Ｘ方向の画定を適切に選択するこ
とで、その半導体装置に必要とされる電極コンタ
クト面積を確保し、コンタクト抵抗を実用上で支
障がない程度に押えることができ、そして、この
ような制御を任意に実行可能であることに依る。
とで、その半導体装置に必要とされる電極コンタ
クト面積を確保し、コンタクト抵抗を実用上で支
障がない程度に押えることができ、そして、この
ような制御を任意に実行可能であることに依る。
因に、Ｙ方向もＸ方向も素子分離用フイールド
絶縁膜で画定した場合には、全ての方向でフオ
ト・リソグラフイ技術の限界を越えて狭小化され
た電極コンタクト・ホールが得られて好都合と考
える向きがあるかも知れぬが、そのようにした場
合には、電極コンタクト・ホールの隅角部分に於
いて、バーズ・ビークの延びが強調されて電極コ
ンタクト・ホールは円形になつてしまい、予定さ
れたコンタクト面積が得られず、コンタクト抵抗
は高くなつて、しかも、その制御も困難であるこ
とから全く実用にならない。
絶縁膜で画定した場合には、全ての方向でフオ
ト・リソグラフイ技術の限界を越えて狭小化され
た電極コンタクト・ホールが得られて好都合と考
える向きがあるかも知れぬが、そのようにした場
合には、電極コンタクト・ホールの隅角部分に於
いて、バーズ・ビークの延びが強調されて電極コ
ンタクト・ホールは円形になつてしまい、予定さ
れたコンタクト面積が得られず、コンタクト抵抗
は高くなつて、しかも、その制御も困難であるこ
とから全く実用にならない。
本発明に依る半導体装置に於いては、窒化シリ
コン膜などを耐酸化性マスクとする選択的酸化法
で形成された素子分離用フイールド絶縁膜と、狭
小化を要求する方向に在る相対向する二つのエツ
ジとしては表出された前記素子分離用フイールド
絶縁膜のそれで画定され且つ該方向とは異なる方
向に在る相対向する二つのエツジは前記素子分離
用フイールド絶縁膜と異なる絶縁膜をパターニン
グすることで得られたそれで画定された電極コン
タクト・ホールと、該電極コンタクト・ホールを
覆う電極・配線とを備えている。
コン膜などを耐酸化性マスクとする選択的酸化法
で形成された素子分離用フイールド絶縁膜と、狭
小化を要求する方向に在る相対向する二つのエツ
ジとしては表出された前記素子分離用フイールド
絶縁膜のそれで画定され且つ該方向とは異なる方
向に在る相対向する二つのエツジは前記素子分離
用フイールド絶縁膜と異なる絶縁膜をパターニン
グすることで得られたそれで画定された電極コン
タクト・ホールと、該電極コンタクト・ホールを
覆う電極・配線とを備えている。
前記構成を採ることに依り、電極コンタクト・
ホールをなすエツジのうち、狭小化が要求されて
いる方向に在るものはフイールド絶縁膜のエツジ
を利用するようにしているから、電極コンタク
ト・ホールの大きさ、延いては、電極・配線のピ
ツチをフオト・リソグラフイ技術で決まる程度よ
りも狭くして微細化することが可能であり、従つ
て、半導体装置に於ける各素子は縮小され、集積
度を向上することができ、そして、これを実現す
るには、電極コンタクト・ホールを形成する為の
マスクに若干の改変を加えれば良いのであるか
ら、現用の技術で充分に対処することが可能であ
る。
ホールをなすエツジのうち、狭小化が要求されて
いる方向に在るものはフイールド絶縁膜のエツジ
を利用するようにしているから、電極コンタク
ト・ホールの大きさ、延いては、電極・配線のピ
ツチをフオト・リソグラフイ技術で決まる程度よ
りも狭くして微細化することが可能であり、従つ
て、半導体装置に於ける各素子は縮小され、集積
度を向上することができ、そして、これを実現す
るには、電極コンタクト・ホールを形成する為の
マスクに若干の改変を加えれば良いのであるか
ら、現用の技術で充分に対処することが可能であ
る。
第１図は本発明の原理を説明する為の図であ
り、Ａは要部平面図、Ｂは線Ｘ−Ｘに沿う要部切
断側面図、Ｃは線Ｙ−Ｙに沿う要部切断側面図、
第２図乃至第１４図は本発明一実施例を製造する
場合を解説する為の工程要所に於ける図であり、
第２図乃至第８図は第１図に見られる線Ｘ−Ｘに
に沿う要部切断側面図、第９図乃至第１４図は第
１図に見られる線Ｙ−Ｙに沿う要部切断側面図を
それぞれ表している。 図に於いて、１はｐ型シリコン半導体基板、２
はSiO2からなるフイールド絶縁膜、３はSiO2か
らなるゲート絶縁膜、４1及び４2はワード線とし
て作用する多結晶シリコンからなるゲート電極・
配線、５1はビツト線コンタクト領域であるn+型
ソース領域、６1及び６2は蓄積電極コンタクト領
域であるn+型ドレイン領域、７はCVD法で形成
したSiO2からなる層間絶縁膜、８1及び８2は多結
晶シリコンからなるメモリ・キヤパシタの蓄積電
極をそれぞれ示している。
り、Ａは要部平面図、Ｂは線Ｘ−Ｘに沿う要部切
断側面図、Ｃは線Ｙ−Ｙに沿う要部切断側面図、
第２図乃至第１４図は本発明一実施例を製造する
場合を解説する為の工程要所に於ける図であり、
第２図乃至第８図は第１図に見られる線Ｘ−Ｘに
に沿う要部切断側面図、第９図乃至第１４図は第
１図に見られる線Ｙ−Ｙに沿う要部切断側面図を
それぞれ表している。 図に於いて、１はｐ型シリコン半導体基板、２
はSiO2からなるフイールド絶縁膜、３はSiO2か
らなるゲート絶縁膜、４1及び４2はワード線とし
て作用する多結晶シリコンからなるゲート電極・
配線、５1はビツト線コンタクト領域であるn+型
ソース領域、６1及び６2は蓄積電極コンタクト領
域であるn+型ドレイン領域、７はCVD法で形成
したSiO2からなる層間絶縁膜、８1及び８2は多結
晶シリコンからなるメモリ・キヤパシタの蓄積電
極をそれぞれ示している。
Claims (1)
- 【特許請求の範囲】 １ 窒化シリコン膜などを耐酸化性マスクとする
選択的酸化法で形成された素子分離用フイールド
絶縁膜と、 狭小化を要求される方向に在る相対向する二つ
のエツジとしては表出された前記素子分離用フイ
ールド絶縁膜のそれで画定され且つ該方向とは異
なる方向に在る相対向する二つのエツジは前記素
子分離用フイールド絶縁膜と異なる絶縁膜をパタ
ーニングすることで得られたそこで画定された電
極コンタクト・ホールと、 該電極コンタクト・ホールを覆う電極・配線と
を備えてなることを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278285A JPH01120847A (ja) | 1987-11-05 | 1987-11-05 | 半導体装置 |
| EP88310284A EP0315421B1 (en) | 1987-11-05 | 1988-11-02 | Semiconductor integrated circuit device having at least two contact holes |
| KR1019880014451A KR920007446B1 (ko) | 1987-11-05 | 1988-11-03 | 콘택트 호울을 갖는 반도체 집적회로장치 |
| US07/940,742 US5247197A (en) | 1987-11-05 | 1992-09-08 | Dynamic random access memory device having improved contact hole structures |
| US07/958,185 US5405798A (en) | 1987-11-05 | 1992-10-08 | Method of producing a dynamic random access memory device having improved contact hole structures |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278285A JPH01120847A (ja) | 1987-11-05 | 1987-11-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01120847A JPH01120847A (ja) | 1989-05-12 |
| JPH0571182B2 true JPH0571182B2 (ja) | 1993-10-06 |
Family
ID=17595216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62278285A Granted JPH01120847A (ja) | 1987-11-05 | 1987-11-05 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0315421B1 (ja) |
| JP (1) | JPH01120847A (ja) |
| KR (1) | KR920007446B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03266437A (ja) * | 1990-03-16 | 1991-11-27 | Toshiba Corp | 半導体装置の製造方法 |
| US5614756A (en) | 1990-04-12 | 1997-03-25 | Actel Corporation | Metal-to-metal antifuse with conductive |
| US5057451A (en) * | 1990-04-12 | 1991-10-15 | Actel Corporation | Method of forming an antifuse element with substantially reduced capacitance using the locos technique |
| US5780323A (en) | 1990-04-12 | 1998-07-14 | Actel Corporation | Fabrication method for metal-to-metal antifuses incorporating a tungsten via plug |
| KR930006732B1 (ko) * | 1991-05-08 | 1993-07-23 | 재단법인 한국전자통신연구소 | 전기적 특성을 갖는 구조물이 매립된 반도체기판 및 그 제조방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8600769A (nl) * | 1986-03-26 | 1987-10-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
-
1987
- 1987-11-05 JP JP62278285A patent/JPH01120847A/ja active Granted
-
1988
- 1988-11-02 EP EP88310284A patent/EP0315421B1/en not_active Expired - Lifetime
- 1988-11-03 KR KR1019880014451A patent/KR920007446B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0315421A1 (en) | 1989-05-10 |
| KR920007446B1 (ko) | 1992-09-01 |
| EP0315421B1 (en) | 1994-05-18 |
| JPH01120847A (ja) | 1989-05-12 |
| KR890008946A (ko) | 1989-07-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |