JPH0572136B2 - - Google Patents
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- JPH0572136B2 JPH0572136B2 JP61210226A JP21022686A JPH0572136B2 JP H0572136 B2 JPH0572136 B2 JP H0572136B2 JP 61210226 A JP61210226 A JP 61210226A JP 21022686 A JP21022686 A JP 21022686A JP H0572136 B2 JPH0572136 B2 JP H0572136B2
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- reference potential
- digital video
- signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/20—Increasing resolution using an n bit system to obtain n + m bits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は映像信号処理装置に関し、特にアナロ
グ映像信号を高分解能のデイジタル映像信号に変
換するための映像信号処理装置に関する。
グ映像信号を高分解能のデイジタル映像信号に変
換するための映像信号処理装置に関する。
一般にテレビジヨン、VTR等の画像情報の処
理はアナログ信号で行われており、記録再生にあ
たつても主にアナログ信号の形態で行われてき
た。しかし、画質向上のための高度の処理（例え
ばライン間及びフレーム間の相関を用いるノイズ
処理及び補間等）、画像の特殊効果（記憶、縮小、
移動等）のためにはデイジタル信号処理が適して
おり、放送機器、工業用等の装置においては、デ
イジタルによる信号処理が行われていた。
理はアナログ信号で行われており、記録再生にあ
たつても主にアナログ信号の形態で行われてき
た。しかし、画質向上のための高度の処理（例え
ばライン間及びフレーム間の相関を用いるノイズ
処理及び補間等）、画像の特殊効果（記憶、縮小、
移動等）のためにはデイジタル信号処理が適して
おり、放送機器、工業用等の装置においては、デ
イジタルによる信号処理が行われていた。
一方、民生用市場においても、このような流れ
は進んでおり、特に近年のICデバイス（Ａ−Ｄ
変換器、Ｄ−Ａ変換器、大容量メモリ、高速LSI
など）の性能向上、価格低下により、デイジタル
信号処理は注目を集めその手法を用いた装置が一
部市場に出回り始めている段階を迎えている。
は進んでおり、特に近年のICデバイス（Ａ−Ｄ
変換器、Ｄ−Ａ変換器、大容量メモリ、高速LSI
など）の性能向上、価格低下により、デイジタル
信号処理は注目を集めその手法を用いた装置が一
部市場に出回り始めている段階を迎えている。
この様な目的に用いられるＡ−Ｄ変換器は、一
般的に映像信号の性質上20Msps程度、若しくは、
それ以上の高速変換レートを必要とするため、並
列型（フラツシユ）のＡ−Ｄ変換器を用いてい
る。
般的に映像信号の性質上20Msps程度、若しくは、
それ以上の高速変換レートを必要とするため、並
列型（フラツシユ）のＡ−Ｄ変換器を用いてい
る。
第７図は従来の映像信号処理装置の一例のブロ
ツク図である。
ツク図である。
第７図において、入力端子９から入力されたア
ナログ映像信号PAはｎ（ｎ＞１の整数）ビツトの
並列型のＡ−Ｄ変換器２１でデイジタル変換され
て標本化され、デイジタル信号処理回路２２で所
望の信号処理を行つた後、Ｄ−Ａ変換器２３によ
つて再度アナログの信号（例えば、補正された映
像信号、原色信号等）として出力される。
ナログ映像信号PAはｎ（ｎ＞１の整数）ビツトの
並列型のＡ−Ｄ変換器２１でデイジタル変換され
て標本化され、デイジタル信号処理回路２２で所
望の信号処理を行つた後、Ｄ−Ａ変換器２３によ
つて再度アナログの信号（例えば、補正された映
像信号、原色信号等）として出力される。
ここで、並列型のＡ−Ｄ変換器２１は一般に2n
個の比較器から構成され、比較器の一方の入力端
は共通接続されて入力端子９に接続され、他の入
力端はそれぞれ2n点の基準電位に接続される。そ
して、入力信号電位と2n点の基準電位との比較出
力は、エンコーダに入力されｎビツト語長のデイ
ジタル信号に変換される。
個の比較器から構成され、比較器の一方の入力端
は共通接続されて入力端子９に接続され、他の入
力端はそれぞれ2n点の基準電位に接続される。そ
して、入力信号電位と2n点の基準電位との比較出
力は、エンコーダに入力されｎビツト語長のデイ
ジタル信号に変換される。
このようなＡ−Ｄ変換器には、高速性を要求さ
れる場合、並列型のＡ−Ｄ変換器を用いており、
語長がｎビツトのデータを得るためには2n個の比
較器と、2n個の基準電位を発生する基準電位発生
源を必要とする。
れる場合、並列型のＡ−Ｄ変換器を用いており、
語長がｎビツトのデータを得るためには2n個の比
較器と、2n個の基準電位を発生する基準電位発生
源を必要とする。
上述した従来の映像信号処理装置は、画面の分
解能を上げる場合、必要とされるデータの語長分
の比較器及び基準電位発生源を必要とするので、
IC化の際にペレツト面積の増大を招く。例えば、
分解能を１ビツト上げるために、Ａ−Ｄ変換器部
のペレツト面積は約２倍となる。
解能を上げる場合、必要とされるデータの語長分
の比較器及び基準電位発生源を必要とするので、
IC化の際にペレツト面積の増大を招く。例えば、
分解能を１ビツト上げるために、Ａ−Ｄ変換器部
のペレツト面積は約２倍となる。
一方、分解能を落すことは画質の劣化を生じ、
民生用に用いる場合にも、画面が特に小さい等特
殊な場合を除き、７〜８ビツトは必要である。
民生用に用いる場合にも、画面が特に小さい等特
殊な場合を除き、７〜８ビツトは必要である。
特に、分解能が必要になる場合は、画面の輝度
変化がゆるやかに生じている画面で、この場合、
デイジタル信号値の変化点において輝度に段差を
生じ、視覚上この差が見える場合には好ましくな
い。この様な現象は疑似輪部として良く知られて
いる。
変化がゆるやかに生じている画面で、この場合、
デイジタル信号値の変化点において輝度に段差を
生じ、視覚上この差が見える場合には好ましくな
い。この様な現象は疑似輪部として良く知られて
いる。
又、IC化に際し、分解能を増す場合は内部信
号処理回路の増大があるが、一般に、Ａ−Ｄ変換
器の増大の割合に比較すると、それ程大きいもの
ではない。一例として、７ビツトを８ビツトに上
げる場合には、Ａ−Ｄ変換器部の増加が２倍にな
るのに対し、内部処理回路の増加は8/7〜（8/7）2
倍程度である。なお、（8/7）2倍となるのは、掛算
処理が行われる部分である。
号処理回路の増大があるが、一般に、Ａ−Ｄ変換
器の増大の割合に比較すると、それ程大きいもの
ではない。一例として、７ビツトを８ビツトに上
げる場合には、Ａ−Ｄ変換器部の増加が２倍にな
るのに対し、内部処理回路の増加は8/7〜（8/7）2
倍程度である。なお、（8/7）2倍となるのは、掛算
処理が行われる部分である。
このように、従来の映像信号処理装置は、分解
能を増加するために、Ａ−Ｄ変換器部のペレツト
面積が増大するという問題点がある。
能を増加するために、Ａ−Ｄ変換器部のペレツト
面積が増大するという問題点がある。
本発明のデイジタル映像信号処理装置は、予め
定めた第１の電圧範囲の第１の基準電位で各々水
平および垂直走査に対応する水平および垂直同期
信号に同期したアナログ映像信号をデイジタル変
換し第１のデイジタル映像信号を出力する第１の
Ａ−Ｄ変換器と、 前記第１の電圧範囲より狭い第２の電圧範囲を
有しレンジ補正信号によりこの第２の電圧範囲の
上限値および下限値が補正される第２の基準電位
を発生する基準電位発生回路と、 前記第２の基準電位で前記アナログ映像信号を
デイジタル変換し第２のデイジタル映像信号を出
力する第２のＡ−Ｄ変換器と、 前記第１のデイジタル映像信号に予め定めたビ
ツト数のビツトシフト演算を行いビツトシフトデ
イジタル映像信号を出力するビツトシフト回路と
このビツトシフトデイジタル映像信号と前記第２
のデイジタル映像信号とを加算する加算回路とを
含みこの第２のデイジタル映像信号と同一分解能
の補正デイジタル映像信号を出力する演算回路
と、 前記補正デイジタル映像信号に前記水平または
垂直走査の期間の予め定めた整数倍の遅延を与え
アナログ電圧に変換して前記レンジ補正信号を出
力する補正信号発生回路とを備えて構成される。
定めた第１の電圧範囲の第１の基準電位で各々水
平および垂直走査に対応する水平および垂直同期
信号に同期したアナログ映像信号をデイジタル変
換し第１のデイジタル映像信号を出力する第１の
Ａ−Ｄ変換器と、 前記第１の電圧範囲より狭い第２の電圧範囲を
有しレンジ補正信号によりこの第２の電圧範囲の
上限値および下限値が補正される第２の基準電位
を発生する基準電位発生回路と、 前記第２の基準電位で前記アナログ映像信号を
デイジタル変換し第２のデイジタル映像信号を出
力する第２のＡ−Ｄ変換器と、 前記第１のデイジタル映像信号に予め定めたビ
ツト数のビツトシフト演算を行いビツトシフトデ
イジタル映像信号を出力するビツトシフト回路と
このビツトシフトデイジタル映像信号と前記第２
のデイジタル映像信号とを加算する加算回路とを
含みこの第２のデイジタル映像信号と同一分解能
の補正デイジタル映像信号を出力する演算回路
と、 前記補正デイジタル映像信号に前記水平または
垂直走査の期間の予め定めた整数倍の遅延を与え
アナログ電圧に変換して前記レンジ補正信号を出
力する補正信号発生回路とを備えて構成される。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の第１の実施例のブロツク図で
ある。
ある。
第１図に示すように、第１の実施例は所定の上
限値及び下限値を有する第１の基準電位SV1を発
生する第１の基準電位発生源１と、入力端子９か
らのアナログ映像信号PAを基準電位SV1により
所定の分解能でデイジタル変換し第１のデイジタ
ル映像信号PD1を出力する第１のＡ−Ｄ変換器２
と、基準電位SV1より上限値と下限値の間の幅が
狭い所定電位の基準電位を生成し、入力されるレ
ンジ補正信号RVの電圧値と連動することにより
生成した基準電位の上限値及び下限値が補正され
る第２の基準電位SV2を発生する第２の基準電位
発生源３と、基準電位SV2にしたがつて入力され
るアナログ映像信号PAを所定の分解能でデイジ
タル変換して第２のデイジタル映像信号PD2を出
力する第２のＡ−Ｄ変換器４と、デイジタル映像
信号PD1とPD2とを演算処理してデイジタル映像
信号PD1より高い分解能の補正映像信号PCを出
力する演算器５と、補正映像信号PCを所定の値
遅延した後、アナログ変換してレンジ補正信号
RVを出力する補正信号発生回路６とを含む。
限値及び下限値を有する第１の基準電位SV1を発
生する第１の基準電位発生源１と、入力端子９か
らのアナログ映像信号PAを基準電位SV1により
所定の分解能でデイジタル変換し第１のデイジタ
ル映像信号PD1を出力する第１のＡ−Ｄ変換器２
と、基準電位SV1より上限値と下限値の間の幅が
狭い所定電位の基準電位を生成し、入力されるレ
ンジ補正信号RVの電圧値と連動することにより
生成した基準電位の上限値及び下限値が補正され
る第２の基準電位SV2を発生する第２の基準電位
発生源３と、基準電位SV2にしたがつて入力され
るアナログ映像信号PAを所定の分解能でデイジ
タル変換して第２のデイジタル映像信号PD2を出
力する第２のＡ−Ｄ変換器４と、デイジタル映像
信号PD1とPD2とを演算処理してデイジタル映像
信号PD1より高い分解能の補正映像信号PCを出
力する演算器５と、補正映像信号PCを所定の値
遅延した後、アナログ変換してレンジ補正信号
RVを出力する補正信号発生回路６とを含む。
又、演算器５はデイジタル映像信号PD1を所定
ビツト値シフトするビツトシフト回路５１と、ビ
ツトシフトされた信号とデイジタル映像信号PD2
を加算する加算器５２とを備え、補正信号発生回
路６は入力される補正映像信号PCを所定量遅延
する遅延線７１と丸め回路７２とを有する遅延回
路７とＤ−Ａ変換器８とを備える。
ビツト値シフトするビツトシフト回路５１と、ビ
ツトシフトされた信号とデイジタル映像信号PD2
を加算する加算器５２とを備え、補正信号発生回
路６は入力される補正映像信号PCを所定量遅延
する遅延線７１と丸め回路７２とを有する遅延回
路７とＤ−Ａ変換器８とを備える。
以下の説明では、アナログ映像信号PAは
NTSCカラーテレビジヨン方式による信号で、遅
延線７１は２Ｈ（Ｈは映像信号の水平周期）遅延
線、Ａ−Ｄ変換器２，４とＤ−Ａ変換器８は６ビ
ツト、ビツトシフト回路５１のシフト量は３ビツ
トであり、基準電圧発生源３における電圧Vrを
基準電位SV1の1/8（＝１／23）とし、Ｄ−Ａ変
換器８からのレンジ補正信号RVの電圧値はＡ−
Ｄ変換器２の入力ダイナミツクレンジをカバーす
るものとする。又、Ａ−Ｄ変換器４からのデイジ
タル映像信号PD2は２の補数表示であり、かつア
ナログ・デイジタル変換時に最大値及び最小値を
とる際には０を出力するものとする。
NTSCカラーテレビジヨン方式による信号で、遅
延線７１は２Ｈ（Ｈは映像信号の水平周期）遅延
線、Ａ−Ｄ変換器２，４とＤ−Ａ変換器８は６ビ
ツト、ビツトシフト回路５１のシフト量は３ビツ
トであり、基準電圧発生源３における電圧Vrを
基準電位SV1の1/8（＝１／23）とし、Ｄ−Ａ変
換器８からのレンジ補正信号RVの電圧値はＡ−
Ｄ変換器２の入力ダイナミツクレンジをカバーす
るものとする。又、Ａ−Ｄ変換器４からのデイジ
タル映像信号PD2は２の補数表示であり、かつア
ナログ・デイジタル変換時に最大値及び最小値を
とる際には０を出力するものとする。
入力端子９からのアナログ映像信号PAはＡ−
Ｄ変換器２において、変換レンジ内で６ビツトの
デイジタル映像信号PD1に変換される。
Ｄ変換器２において、変換レンジ内で６ビツトの
デイジタル映像信号PD1に変換される。
一方、Ｄ−Ａ変換器８からは、この時から2H
前のアナログ映像信号を補正した補正映像信号
PCから生成されたレンジ補正信号RVが出力され
ている。
前のアナログ映像信号を補正した補正映像信号
PCから生成されたレンジ補正信号RVが出力され
ている。
第２図は第１図の第１の実施例の動作を説明す
るための第１及び第２のＡ−Ｄ変換器の入力対出
力の特性図である。
るための第１及び第２のＡ−Ｄ変換器の入力対出
力の特性図である。
第２図において、アナログ映像信号PAの電圧
値をVaとしそれに対応するレンジ補正信号RVの
電圧値をVpとすると、基準電位SV2の電圧範囲
はVp±Va／２になる。従つて、Ａ−Ｄ変換器４
のデイジタル映像信号PD2はVa＝Vpのとき０と
なり、演算器５からの補正映像信号PCはデイジ
タル映像信号PD1を３ビツトシフトした値にな
り、Vp−Vr／２≦Va≦Vp＋Vr／２のときは、
Vpからの偏位量がデイジタル映像信号PD2とし
て出力され、演算器５からの補正映像信号PCは
この値がビツトシフトされたデイジタル映像信号
PD1に加算補正されて出力される。第２図におけ
る補正映像信号PCの電圧値は23ｘ＋ｙ（ｘはデイ
ジタル映像信号PD1、ｙはデイジタル映像信号
PD2の電圧値）となる。
値をVaとしそれに対応するレンジ補正信号RVの
電圧値をVpとすると、基準電位SV2の電圧範囲
はVp±Va／２になる。従つて、Ａ−Ｄ変換器４
のデイジタル映像信号PD2はVa＝Vpのとき０と
なり、演算器５からの補正映像信号PCはデイジ
タル映像信号PD1を３ビツトシフトした値にな
り、Vp−Vr／２≦Va≦Vp＋Vr／２のときは、
Vpからの偏位量がデイジタル映像信号PD2とし
て出力され、演算器５からの補正映像信号PCは
この値がビツトシフトされたデイジタル映像信号
PD1に加算補正されて出力される。第２図におけ
る補正映像信号PCの電圧値は23ｘ＋ｙ（ｘはデイ
ジタル映像信号PD1、ｙはデイジタル映像信号
PD2の電圧値）となる。
ここで、デイジタル映像信号PD1の１ビツトに
対応する電圧値は、デイジタル映像信号PD2の１
ビツトに対応する電圧値の８倍に設定されている
ので、見掛上３ビツト分解能が上がつた形にな
る。
対応する電圧値は、デイジタル映像信号PD2の１
ビツトに対応する電圧値の８倍に設定されている
ので、見掛上３ビツト分解能が上がつた形にな
る。
このように、2H前のデイジタル映像信号の電
圧値との相関に大きな変化がない範囲において
は、上述したように、６ビツトのＡ−Ｄ変換器２
個で９ビツト相当のアナログ・デイジタル変換を
行わせることができる。但し、Va＜Vp−Vr／２
及びVa＞Vp＋Vr／２となつた場合は、Ａ−Ｄ変
換器２のみでアナログ・デイジタル変換されるた
め、分解能は６ビツトになる。
圧値との相関に大きな変化がない範囲において
は、上述したように、６ビツトのＡ−Ｄ変換器２
個で９ビツト相当のアナログ・デイジタル変換を
行わせることができる。但し、Va＜Vp−Vr／２
及びVa＞Vp＋Vr／２となつた場合は、Ａ−Ｄ変
換器２のみでアナログ・デイジタル変換されるた
め、分解能は６ビツトになる。
しかしながら、この場合の画面は映像信号が大
きく変化する部分であるので、通常、人間の目で
は分解能の差の判別が困難であり、分解能の低下
は実用上無視できる。
きく変化する部分であるので、通常、人間の目で
は分解能の差の判別が困難であり、分解能の低下
は実用上無視できる。
第３図は本発明の第２の実施例の基準電位発生
源の回路図である。
源の回路図である。
第３図に示すように、第２の実施例は第１の基
準電位発生源１′と第２の基準電位発生源３′との
間の基準電位の相対比をIC化の際実現し易い値
にしたもので、その比は１：ｋ・ｍとなる。
準電位発生源１′と第２の基準電位発生源３′との
間の基準電位の相対比をIC化の際実現し易い値
にしたもので、その比は１：ｋ・ｍとなる。
第４図は本発明の第３の実施例の演算器のブロ
ツク図である。
ツク図である。
第４図に示すように、第３の実施例は３ビツト
のビツトシフト回路５１と加算器５２とにメモリ
５３と加算器５４とを追加した演算器５′を用い
る。
のビツトシフト回路５１と加算器５２とにメモリ
５３と加算器５４とを追加した演算器５′を用い
る。
この場合、第１図に示すＡ−Ｄ変換器２及びＤ
−Ａ変換器８の非直線歪等による補正映像信号
PCの誤差を補正するため、予めデイジタル映像
信号PD1に対する校正値をメモリ５３に格納して
おき、デイジタル映像信号PD2の補正を行うもの
である。
−Ａ変換器８の非直線歪等による補正映像信号
PCの誤差を補正するため、予めデイジタル映像
信号PD1に対する校正値をメモリ５３に格納して
おき、デイジタル映像信号PD2の補正を行うもの
である。
なお、この場合、補正映像信号PCでメモリ５
３の格納値を参照しても良い。
３の格納値を参照しても良い。
第５図及び第６図はそれぞれ本発明の第４及び
第５の実施例の遅延回路のブロツク図である。
第５の実施例の遅延回路のブロツク図である。
遅延回路は一般的には、映像信号の隣接標本化
点での電圧値を得るための回路であり、前述した
第１の実施例では、NTSカラーテレビジヨン方
式のアナログ映像信号のライン間の相関を利用し
ており、特にクロマＣ成分を含む２ラインで同じ
になることを利用している。しかし、離れた点と
なるので、一般には、通常の信号処理回路を利用
している。
点での電圧値を得るための回路であり、前述した
第１の実施例では、NTSカラーテレビジヨン方
式のアナログ映像信号のライン間の相関を利用し
ており、特にクロマＣ成分を含む２ラインで同じ
になることを利用している。しかし、離れた点と
なるので、一般には、通常の信号処理回路を利用
している。
即ち、第５図に示すように、第４の実施例は遅
延回路７′として1Hの遅延線７１′と演算器７３
とを備え、1H前の輝度Ｙ及びクロマＣ成分の演
算結果からレンジ補正信号RV′を生成している。
延回路７′として1Hの遅延線７１′と演算器７３
とを備え、1H前の輝度Ｙ及びクロマＣ成分の演
算結果からレンジ補正信号RV′を生成している。
又、第６図に示すように、第５の実施例は遅延
回路７″としてフレームメモリ７４を備え、１フ
レーム前の映像信号との相関を取つている。な
お、第４及び第５の実施例を組合せても良い。
回路７″としてフレームメモリ７４を備え、１フ
レーム前の映像信号との相関を取つている。な
お、第４及び第５の実施例を組合せても良い。
このような回路を特別に追加することは、ペレ
ツト面積の増大を生じ、IC化の際得策ではない
が、通常、画像処理システムにおいては、これら
の処理が行われることが多いので、システムの若
干の変更のみで回路を構成することができ、ペレ
ツトサイズの増大はそれ程大きいものではない。
ツト面積の増大を生じ、IC化の際得策ではない
が、通常、画像処理システムにおいては、これら
の処理が行われることが多いので、システムの若
干の変更のみで回路を構成することができ、ペレ
ツトサイズの増大はそれ程大きいものではない。
本発明によれば、９ビツト長の信号を生成する
ために、６ビツトのＡ−Ｄ変換器２個と６ビツト
のＤ−Ａ変換器１個の追加で対応できる。前者
は、ほぼ７ビツトＡ−Ｄ変換器の大きさであり、
後者は、一般には６ビツトＡ−Ｄ変換器の半分以
下のペレツト面積で構成できるので、９ビツトＡ
−Ｄ変換器で構成した場合の1/3以下の面積で実
現可能となる。
ために、６ビツトのＡ−Ｄ変換器２個と６ビツト
のＤ−Ａ変換器１個の追加で対応できる。前者
は、ほぼ７ビツトＡ−Ｄ変換器の大きさであり、
後者は、一般には６ビツトＡ−Ｄ変換器の半分以
下のペレツト面積で構成できるので、９ビツトＡ
−Ｄ変換器で構成した場合の1/3以下の面積で実
現可能となる。
以上説明したとおり、本実施例では６ビツトの
Ａ−Ｄ変換器を２個用い、それぞれのアナログ・
デイジタル変換範囲の比を８：１に設定したが、
この値は所望の画質に応じて選定できる。
Ａ−Ｄ変換器を２個用い、それぞれのアナログ・
デイジタル変換範囲の比を８：１に設定したが、
この値は所望の画質に応じて選定できる。
以上説明したように本発明の映像信号処理装置
は、アナログ映像信号のデイジタル信号処理を行
うに際し、Ａ−Ｄ変換器を２個設け両者のダイナ
ミツクレンジを所定の比に設定し、かつダイナミ
ツクレンジの狭い方のＡ−Ｄ変換器の基準電位を
映像信号の隣接相関に基づく補正信号と連動させ
ることにより、補正後のデイジタル信号の分解能
を向上することができるので、Ａ−Ｄ変換器部分
のペレツト面積を縮小でき製造価格を低下できる
という効果がある。
は、アナログ映像信号のデイジタル信号処理を行
うに際し、Ａ−Ｄ変換器を２個設け両者のダイナ
ミツクレンジを所定の比に設定し、かつダイナミ
ツクレンジの狭い方のＡ−Ｄ変換器の基準電位を
映像信号の隣接相関に基づく補正信号と連動させ
ることにより、補正後のデイジタル信号の分解能
を向上することができるので、Ａ−Ｄ変換器部分
のペレツト面積を縮小でき製造価格を低下できる
という効果がある。
第１図は本発明の第１の実施例のブロツク図、
第２図は第１図に示す第１の実施例の動作を説明
するための第１及び第２のＡ−Ｄ変換器の入力対
出力の特性図、第３図は本発明の第２の実施例の
基準電位発生源の回路図、第４図は本発明の第３
の実施例の演算器のブロツク図、第５図及び第６
図はそれぞれ本発明の第４及び第５の実施例の遅
延回路のブロツク図、第７図は従来の映像信号処
理装置の一例のブロツク図である。 １，１′……基準電位発生源、２……Ａ−Ｄ変
換器、３，３′……基準電位発生源、４……Ａ−
Ｄ変換器、５，５′……演算器、６……補正信号
発生回路、７，７′，７″……遅延回路、８……Ｄ
−Ａ変換器、９……入力端子、２１……Ａ−Ｄ変
換器、２２……デイジタル信号処理回路、２３…
…Ｄ−Ａ変換器、５１……ビツトシフト回路、５
２……加算器、５３……メモリ、５４……加算
器、７１，７１′……遅延線、７２……丸め回路、
７３……演算器、７４……フレームメモリ、PA
……アナログ映像信号、PC……補正映像信号、
PD1，PD2……デイジタル映像信号、RV……レ
ンジ補正信号、SV1，SV2……基準電位。
第２図は第１図に示す第１の実施例の動作を説明
するための第１及び第２のＡ−Ｄ変換器の入力対
出力の特性図、第３図は本発明の第２の実施例の
基準電位発生源の回路図、第４図は本発明の第３
の実施例の演算器のブロツク図、第５図及び第６
図はそれぞれ本発明の第４及び第５の実施例の遅
延回路のブロツク図、第７図は従来の映像信号処
理装置の一例のブロツク図である。 １，１′……基準電位発生源、２……Ａ−Ｄ変
換器、３，３′……基準電位発生源、４……Ａ−
Ｄ変換器、５，５′……演算器、６……補正信号
発生回路、７，７′，７″……遅延回路、８……Ｄ
−Ａ変換器、９……入力端子、２１……Ａ−Ｄ変
換器、２２……デイジタル信号処理回路、２３…
…Ｄ−Ａ変換器、５１……ビツトシフト回路、５
２……加算器、５３……メモリ、５４……加算
器、７１，７１′……遅延線、７２……丸め回路、
７３……演算器、７４……フレームメモリ、PA
……アナログ映像信号、PC……補正映像信号、
PD1，PD2……デイジタル映像信号、RV……レ
ンジ補正信号、SV1，SV2……基準電位。
Claims (1)
- 【特許請求の範囲】 １ 予め定めた第１の電圧範囲の第１の基準電位
で各々水平および垂直走査に対応する水平および
垂直同期信号に同期したアナログ映像信号をデイ
ジタル変換し第１のデイジタル映像信号を出力す
る第１のＡ−Ｄ変換器と、 前記第１の電圧範囲より狭い第２の電圧範囲を
有しレンジ補正信号によりこの第２の電圧範囲の
上限値および下限値が補正される第２の基準電位
を発生する基準電位発生回路と、 前記第２の基準電位で前記アナログ映像信号を
デイジタル変換し第２のデイジタル映像信号を出
力する第２のＡ−Ｄ変換器と、 前記第１のデイジタル映像信号に予め定めたビ
ツト数のビツトシフト演算を行いビツトシフトデ
イジタル映像信号を出力するビツトシフト回路と
このビツトシフトデイジタル映像信号と前記第２
のデイジタル映像信号とを加算する加算回路とを
含みこの第２のデイジタル映像信号と同一分解能
の補正デイジタル映像信号を出力する演算回路
と、 前記補正デイジタル映像信号に前記水平または
垂直走査の期間の予め定めた整数倍の遅延を与え
アナログ電圧に変換して前記レンジ補正信号を出
力する補正信号発生回路とを備えることを特徴と
する映像信号処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210226A JPS6365719A (ja) | 1986-09-05 | 1986-09-05 | 映像信号処理装置 |
| US07/093,834 US4768015A (en) | 1986-09-05 | 1987-09-08 | A/D converter for video signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210226A JPS6365719A (ja) | 1986-09-05 | 1986-09-05 | 映像信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6365719A JPS6365719A (ja) | 1988-03-24 |
| JPH0572136B2 true JPH0572136B2 (ja) | 1993-10-08 |
Family
ID=16585874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61210226A Granted JPS6365719A (ja) | 1986-09-05 | 1986-09-05 | 映像信号処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4768015A (ja) |
| JP (1) | JPS6365719A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4918449A (en) * | 1989-02-13 | 1990-04-17 | National Semiconductor Corporation | Multistep flash analog to digital converter with voltage estimator |
| US5335019A (en) * | 1993-01-14 | 1994-08-02 | Sony Electronics, Inc. | Digital video data quantization error detection as applied to intelligent dynamic companding |
| US5357278A (en) * | 1993-01-14 | 1994-10-18 | Sony Electronics, Inc. | Integrated linear/non-linear static and controllable dynamic companding |
| JP3091084B2 (ja) * | 1994-06-22 | 2000-09-25 | シャープ株式会社 | 信号処理回路 |
| JPH0830249A (ja) * | 1994-07-11 | 1996-02-02 | Rohm Co Ltd | 高速画像濃度変換装置 |
| US7027102B2 (en) * | 2001-02-08 | 2006-04-11 | Frank Sacca | Software decoding of composite video without a phase-locked loop |
| DE60321215D1 (de) * | 2002-12-04 | 2008-07-03 | Nxp Bv | A/d-umsetzern des flash-typs |
| US7471339B2 (en) * | 2004-06-02 | 2008-12-30 | Mstar Semiconductor, Inc. | High-speed video signal processing system |
| KR101925355B1 (ko) | 2012-09-27 | 2018-12-06 | 삼성전자 주식회사 | 비디오 신호 처리 장치 |
| KR20150026321A (ko) * | 2013-09-02 | 2015-03-11 | 삼성전자주식회사 | 비디오 신호 처리 장치 및 비디오 신호 처리 방법 |
| KR102249807B1 (ko) * | 2014-10-17 | 2021-05-10 | 엘지디스플레이 주식회사 | 표시장치 및 전원제어장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3298014A (en) * | 1963-11-01 | 1967-01-10 | Digital Equipment Corp | Analog to digital converter |
| US3585631A (en) * | 1969-11-26 | 1971-06-15 | Westinghouse Electric Corp | Square law analog-to-digital converter |
| US3646548A (en) * | 1971-01-15 | 1972-02-29 | Raytheon Co | Nonlinear analog-to-digital converter |
| FR2264432B1 (ja) * | 1974-03-15 | 1976-12-17 | Thomson Csf | |
| JPS51107752A (en) * | 1975-03-18 | 1976-09-24 | Nomura Denki Kk | Anarogu deijitaruhenkanki |
| JPS52135657A (en) * | 1976-05-10 | 1977-11-12 | Iwatsu Electric Co Ltd | A/d converter |
-
1986
- 1986-09-05 JP JP61210226A patent/JPS6365719A/ja active Granted
-
1987
- 1987-09-08 US US07/093,834 patent/US4768015A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6365719A (ja) | 1988-03-24 |
| US4768015A (en) | 1988-08-30 |
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