JPH05726B2 - - Google Patents
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- JPH05726B2 JPH05726B2 JP57115043A JP11504382A JPH05726B2 JP H05726 B2 JPH05726 B2 JP H05726B2 JP 57115043 A JP57115043 A JP 57115043A JP 11504382 A JP11504382 A JP 11504382A JP H05726 B2 JPH05726 B2 JP H05726B2
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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Description
【発明の詳細な説明】
この発明は半導体集積回路において、外部電源
電圧をもとにオンチツプ上で内部電源電圧を発生
するオンチツプ電源発生回路に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an on-chip power supply generation circuit for generating an internal power supply voltage on-chip based on an external power supply voltage in a semiconductor integrated circuit.
一般に、MOSトランジスタの微細化に伴つて、
MOSトランジスタの耐圧が低下するだけでなく、
ホツトエレクトロンによるMOSトランジスタの
閾値電圧の変化も大きな問題となりつつある。こ
のMOSトランジスタの微細化に伴なう諸々の問
題点を抑制する方法として、使用する電源電圧を
下げることが必要となる。実際に16Kビツト
MOSダイナミツクRAMでは電源電圧が12Vであ
つたものが64KビツトMOSダイナミツクRAMで
は5Vに下がつている。この5Vという電源電圧は
TTLロジツクに使用されている電源電圧と同一
であり、メモリボードなどの設計にとつて非常に
都合のいい値である。しかし、さらに高密度化さ
れた場合には5Vの電源電圧を維持することは上
記の理由により困難な欠点があつた。 Generally, with the miniaturization of MOS transistors,
Not only does the withstand voltage of the MOS transistor decrease,
Changes in the threshold voltage of MOS transistors due to hot electrons are also becoming a major problem. In order to suppress various problems associated with miniaturization of MOS transistors, it is necessary to lower the power supply voltage used. Actually 16K bits
For MOS dynamic RAM, the power supply voltage was 12V, but for 64K-bit MOS dynamic RAM, the power supply voltage has been reduced to 5V. This 5V power supply voltage is
This is the same power supply voltage used in TTL logic, and is a very convenient value for designing memory boards. However, when the density is further increased, it is difficult to maintain a power supply voltage of 5V due to the above-mentioned reasons.
したがつて、この発明の目的は高密度MOSダ
イナミツクRAMの場合にも5Vの電源を使用しつ
つ、MOSトランジスタの微細化を行なうことが
できるオンチツプ電源発生回路を提供するもので
ある。 Therefore, an object of the present invention is to provide an on-chip power generation circuit that can miniaturize MOS transistors while using a 5V power supply even in the case of high-density MOS dynamic RAM.
このような目的を達成するため、この発明は、
外部から電源電圧が供給される外部電源端子１
と、この外部電源端子に供給される外部電源電圧
を降圧する降圧用回路と、この降圧用回路の出力
端に接続された内部電源端子４と、外部電源電圧
を降圧して所定値の基準電圧を発生する基準電圧
発生回路２と、この基準電圧を一方の入力とし内
部電源端子に供給される内部電源電圧を他方の入
力としてその出力を降圧用回路にフイードバツク
するコンパレータ５とを備え、降圧用回路は、コ
ンパレータの出力によつて制御され内部電源電圧
が所定値から上昇した場合にこれをこの所定値に
回復させる電圧調整手段７，８，９と、基準電圧
発生回路によつて制御され内部電源電圧が所定値
から下降した場合これを所定値に回復させる
MOSトランジスタ手段３とを有し、同一チツプ
上に設けたものであり、以下実施例を用いて詳細
に説明する。 In order to achieve this purpose, this invention
External power supply terminal 1 to which power supply voltage is supplied from outside
, a step-down circuit that steps down the external power supply voltage supplied to this external power supply terminal, an internal power supply terminal 4 connected to the output terminal of this step-down circuit, and a reference voltage of a predetermined value by stepping down the external power supply voltage. A comparator 5 which uses this reference voltage as one input and feeds its output back to the step-down circuit with the internal power supply voltage supplied to the internal power supply terminal as the other input. The circuit includes voltage adjusting means 7, 8, and 9, which are controlled by the output of the comparator and restore the internal power supply voltage to a predetermined value when it rises from a predetermined value, and an internal voltage generator controlled by a reference voltage generation circuit. If the power supply voltage drops from a specified value, restore it to the specified value.
It has a MOS transistor means 3 and is provided on the same chip, and will be explained in detail below using an embodiment.
第１図はこの発明に係るオンチツプ電源発生回
路の一実施例を示すブロツク図である。同図にお
いて、１は外部から印加される外部電源電圧Vcc
例えば5Vの外部電源端子、２はこの外部電源電
圧Vccを電力供給源として動作し、高密度MOS
ダイナミツクRAM内部で使用される電圧値を決
定する電圧Vrefを出力し、その詳細な回路を第
２図あるいは第３図に示す基準電圧発生回路、３
はそのドレインが外部電源端子１に接続しゲート
がその基準電圧発生回路２の出力端子に接続し、
ソースが内部電源電圧VINTの内部電源端子４に接
続する電源供給用MOSトランジスタ、５は外部
電源電圧Vccを電力供給源として、前記基準電圧
発生回路２の出力電圧Vrefと内部電源電圧VINT
とを比較し、出力電力VCMPを出力するコンパレ
ータ、６は内部電源端子４とアースとの間に接続
した容量C1のコンデンサ、７は内部電源電圧VINT
を下げるように機能し、その詳細な回路を第４図
に示すチヤージポンプ回路、８は外部電源電圧
Vccを電力供給源として動作し、出力信号φcを出
力する発振回路、９はドレインがこの発振回路８
の出力端子に接続し、ゲートがコンパレータ５の
出力に接続し、ソースが前記チヤージポンプ回路
７の入力端子に接続するスイツチング用MOSト
ランジスタである。ここで、チヤージポンプ回路
７と発振回路８とスイツチング用MOSトランジ
スタ９とは、内部電源電圧の上昇を抑える電圧調
整手段を構成する。 FIG. 1 is a block diagram showing an embodiment of an on-chip power generation circuit according to the present invention. In the same figure, 1 is the external power supply voltage Vcc applied from the outside.
For example, the 5V external power supply terminal 2 operates using this external power supply voltage Vcc as the power supply source, and is a high-density MOS
A reference voltage generation circuit 3 outputs a voltage Vref that determines the voltage value used inside the dynamic RAM, and its detailed circuit is shown in FIG. 2 or 3.
has its drain connected to the external power supply terminal 1 and its gate connected to the output terminal of its reference voltage generation circuit 2,
A power supply MOS transistor 5 whose source is connected to the internal power supply terminal 4 whose source is the internal power supply voltage V INT uses the external power supply voltage Vcc as a power supply source to generate the output voltage Vref of the reference voltage generation circuit 2 and the internal power supply voltage V INT.
A comparator that outputs the output power V CMP , 6 is a capacitor with a capacitance C 1 connected between the internal power supply terminal 4 and the ground, and 7 is the internal power supply voltage V INT
The detailed circuit is shown in Fig. 4, where 8 is the external power supply voltage.
An oscillation circuit that operates using Vcc as a power supply source and outputs an output signal φc, 9 is a drain of this oscillation circuit 8.
This is a switching MOS transistor whose gate is connected to the output terminal of the comparator 5 and whose source is connected to the input terminal of the charge pump circuit 7. Here, the charge pump circuit 7, the oscillation circuit 8, and the switching MOS transistor 9 constitute voltage adjustment means for suppressing an increase in the internal power supply voltage.
なお、第２図に示す基準電圧発生回路２におい
て、１０ａおよび１０ｂはそれぞれ抵抗値がR1
およびR2の抵抗、１１ａは容量C2のコンデンサ
である。この場合の出力電圧Vrefは(1)式に示す
ように一定値を得ることができる。 In the reference voltage generation circuit 2 shown in FIG. 2, 10a and 10b each have a resistance value of R 1
and R 2 resistors, 11a is a capacitor with a capacitance C 2 . In this case, the output voltage Vref can obtain a constant value as shown in equation (1).
Vref＝R2／R1＋R2×Vcc ……(1)
また、第３図に示す基準電圧発生回路２におい
て、１２ａ〜１２ｎはそれぞれ閾値電圧VTHQをも
つMOSトランジスタである。この場合の出力電
圧Vrefは(2)式で示すように一定値を得ることが
できる。 Vref=R 2 /R 1 +R 2 ×Vcc (1) In the reference voltage generation circuit 2 shown in FIG. 3, 12a to 12n are MOS transistors each having a threshold voltage V THQ . In this case, the output voltage Vref can obtain a constant value as shown in equation (2).
Vref＝Ｎ×VTHQ ……(2)
ここでＮはMOSトランジスタの数である。ま
た、第４図に示すチヤージポンプ回路７におい
て、１１ｂは容量CPのコンデンサ、１３ａおよ
び１３ｂはMOSトランジスタである。このチヤ
ージポンプ回路７の動作について説明すると、ま
ず、コンパレータ５の出力電圧VCMPが“Ｈ”の
とき、発振回路８の出力信号φcが“Ｌ”から
“Ｈ”になると、MOSトランジスタ９が導通状態
になるため、コンデンサ１１ｂによる容量結合で
ノードN1は“Ｈ”に上昇する。このため、MOS
トランジスタ１３ａがオンとなる。このMOSト
ランジスタ１３ａのオンによりノードN1の電位
が下がり始める（このとき、MOSトランジスタ
１３ｂのゲートは基準電位Vssに接続されている
のでオフしたままである）。そして、ノードN1の
電位がMOSトランジスタ１３ａの閾値電圧VTHQ
になつた時点で、ノードN1の電位低下は停止す
る。次に、発振回路８の出力信号φcが“Ｈ”か
ら“Ｌ”になると、コンデンサ１１ｂによる容量
結合でノードN1の電位は負になる。このため、
MOSトランジスタ１３ｂがオンとなり、（このと
き、MOSトランジスタ１３ａはオフしたままで
ある）、内部電源電圧VINTの電圧を下げ始める。
このため、ノードN1の電位はある負電位からOV
に向つて上昇し始めるが、ノードN1の電位が−
VTHQになつた時点でノードN1の電位上昇は停止
する。そして、以上の動作は発振回路８の出力信
号φcが印加されているかぎり、繰り返され、内
部電源電圧VINTの電圧を下げてゆく。 Vref=N×V THQ ...(2) Here, N is the number of MOS transistors. Further, in the charge pump circuit 7 shown in FIG. 4, 11b is a capacitor having a capacitance C P , and 13a and 13b are MOS transistors. To explain the operation of this charge pump circuit 7, first, when the output voltage V CMP of the comparator 5 is "H", when the output signal φc of the oscillation circuit 8 changes from "L" to "H", the MOS transistor 9 becomes conductive. Therefore, the node N1 rises to "H" due to capacitive coupling by the capacitor 11b. For this reason, M.O.S.
Transistor 13a is turned on. As the MOS transistor 13a turns on, the potential of the node N1 begins to drop (at this time, the gate of the MOS transistor 13b remains off because it is connected to the reference potential Vss). Then, the potential of the node N1 becomes the threshold voltage V THQ of the MOS transistor 13a.
At the point in time, the potential drop at node N1 stops. Next, when the output signal φc of the oscillation circuit 8 changes from "H" to "L", the potential of the node N1 becomes negative due to capacitive coupling by the capacitor 11b. For this reason,
MOS transistor 13b is turned on (at this time, MOS transistor 13a remains off), and the voltage of internal power supply voltage V INT begins to decrease.
Therefore, the potential of node N1 changes from a certain negative potential to OV
However, the potential of node N 1 becomes −
The potential rise at node N1 stops when it reaches V THQ . The above operation is repeated as long as the output signal φc of the oscillation circuit 8 is applied, and the voltage of the internal power supply voltage V INT is lowered.
次に、上記構成によるオンチツプ電源発生回路
の動作について第５図ａ〜第５図ｄを参照して説
明する。ここで、説明を簡単にするため、電流供
給用MOSトランジスタ３の閾値電圧はほぼOVと
し、基準電圧発生回路２の電圧Vrefと外部電源
電圧VccとはVref＝１／2Vccの関係にあるもの
とする。次に、まず、時間t1では第５図ａに示す
ように外部電源電圧Vcc＝5Vなので、基準電圧
発生回路２の電圧Vref＝１／２×5V＝2.5Vである。 Next, the operation of the on-chip power generation circuit having the above configuration will be explained with reference to FIGS. 5a to 5d. Here, to simplify the explanation, it is assumed that the threshold voltage of the current supply MOS transistor 3 is approximately OV, and that the voltage Vref of the reference voltage generation circuit 2 and the external power supply voltage Vcc have a relationship of Vref = 1/2Vcc. do. Next, first, at time t1 , as shown in FIG. 5a, the external power supply voltage Vcc=5V, so the voltage of the reference voltage generating circuit 2 is Vref=1/2×5V=2.5V.
したがつて、内部電源電圧VINT＝Vref−（電流供
給用MOSトランジスタ３の閾値電圧）＝2.5Vとな
る。今、時間t2から時間t2の間に、内部電源端子
４の内部電源電圧VINTが第５図ｂに示すように
2.5Vから2.0Vに低下したとする。このため、電
流供給用MOSトランジスタ３がオンし、直ちに
内部電源電圧VINTが上昇し始め、時間t4には2.5V
のもとの値に回復する。以上の動作中はコンパレ
ータ５の出力VCMPは“Ｌ”レベルであり、スイ
ツチング用MOSトランジスタ９はオフしている
ので、チヤージポンプ回路７は不動作状態であ
る。一方、時間t5から時間t6の間に内部電源端子
４の内部電源電圧VINTが2.5Vから3.0Vに上昇し
たとする。このため、コンパレータ５の出力
VCMPが第５図ｄに示すように“Ｈ”レベルにな
り、スイツチング用MOSトランジスタ９がオン
となる。このため、発振回路８の出力信号φcが
このオン状態のスイツチング用MOSトランジス
タ９を介してチヤージポンプ回路７に入力する。
このため、3.0Vに上昇した内部電源電圧VINTをチ
ヤージポンプ回路７の働きで下降し始めて、時間
t7までに、もとの2.5Vの値に回復する。Therefore, internal power supply voltage V INT =Vref- (threshold voltage of current supply MOS transistor 3) = 2.5V. Now, between time t 2 and time t 2 , the internal power supply voltage V INT of internal power supply terminal 4 is as shown in Fig. 5b.
Suppose the voltage drops from 2.5V to 2.0V. Therefore, the current supply MOS transistor 3 is turned on, and the internal power supply voltage V INT immediately begins to rise, reaching 2.5V at time t4 .
restores to its original value. During the above operation, the output V CMP of the comparator 5 is at the "L" level and the switching MOS transistor 9 is off, so the charge pump circuit 7 is in an inactive state. On the other hand, assume that the internal power supply voltage V INT of the internal power supply terminal 4 increases from 2.5V to 3.0V between time t5 and time t6 . Therefore, the output of comparator 5
V CMP becomes "H" level as shown in FIG. 5d, and the switching MOS transistor 9 is turned on. Therefore, the output signal φc of the oscillation circuit 8 is input to the charge pump circuit 7 via the switching MOS transistor 9 which is in the on state.
Therefore, the internal power supply voltage V INT , which has risen to 3.0V, begins to fall due to the action of the charge pump circuit 7, and
By t 7 , it has recovered to its original value of 2.5V.
このように、安定化された内部電源電圧VINTを
使つて高密度MOSダイナミツクRAMを動作させ
ればメモリチツプには例えば5Vを印加していて
も実際に印加される電圧を5V以下にすることが
でき、MOSトランジスタの微細化に伴なう問題
点を解決することができる。 In this way, if a high-density MOS dynamic RAM is operated using the stabilized internal power supply voltage V INT , even if 5V is applied to the memory chip, the actual voltage applied can be reduced to 5V or less. This makes it possible to solve problems associated with miniaturization of MOS transistors.
なお、以上の実施例ではｎチヤネルのMOSダ
イナミツクRAMについて説明したが、Ｐチヤネ
ルのMOSダイナミツクRAMについても同様にで
きることはもちろんである。 In the above embodiments, an N-channel MOS dynamic RAM has been described, but it goes without saying that the same can be applied to a P-channel MOS dynamic RAM.
以上詳細に説明したように、この発明に係るオ
ンチツプ電源発生回路によれば外部電源電圧をも
とに、オンチツプ上で独立に最適な内部電圧を発
生することができる効果がある。 As described above in detail, the on-chip power generation circuit according to the present invention has the advantage of being able to independently generate an optimum internal voltage on the on-chip based on the external power supply voltage.
第１図はこの発明に係るオンチツプ電源発生回
路の一実施例を示すブロツク図、第２図および第
３図はそれぞれ第１図の基準電圧発生回路の詳細
な回路図、第４図は第１図のチヤージポンプ回路
の詳細な回路図、第５図ａ〜第５図ｄは第１図の
各部の波形を示す図である。
１……外部電源端子、２……基準電圧発生回
路、３……電流供給用MOSトランジスタ、４…
…内部電源端子、５……コンパレータ、６……コ
ンデンサ、７……チヤージポンプ回路、８……発
振回路、９……スイツチング用MOSトランジス
タ、１０ａおよび１０ｂ……抵抗、１１ａおよび
１１ｂ……コンデンサ、１２ａ〜１２ｎおよび１
３ａ，１３ｂ……MOSトランジスタ。なお、図
中、同一符号は同一または相当部分を示す。
FIG. 1 is a block diagram showing one embodiment of the on-chip power supply generating circuit according to the present invention, FIGS. 2 and 3 are detailed circuit diagrams of the reference voltage generating circuit of FIG. 1, and FIG. 4 is a detailed circuit diagram of the reference voltage generating circuit of FIG. Detailed circuit diagrams of the charge pump circuit shown in the figure, and FIGS. 5a to 5d are diagrams showing waveforms at various parts of FIG. 1. 1...External power supply terminal, 2...Reference voltage generation circuit, 3...MOS transistor for current supply, 4...
...Internal power supply terminal, 5...Comparator, 6...Capacitor, 7...Charge pump circuit, 8...Oscillation circuit, 9...Switching MOS transistor, 10a and 10b...Resistor, 11a and 11b...Capacitor, 12a ~12n and 1
3a, 13b...MOS transistors. In addition, in the figures, the same reference numerals indicate the same or corresponding parts.
Claims (1)
と、 この外部電源端子に供給される外部電源電圧を
降圧する降圧用回路と、 この降圧用回路の出力端に接続された内部電源
端子と、 前記外部電源電圧を降圧して所定値の基準電圧
を発生する基準電圧発生回路と、 この基準電圧を一方の入力とし、前記内部電源
端子に供給される内部電源電圧を他方の入力とし
てその出力を前記降圧用回路にフイードバツクす
るコンパレータとを備え、 前記降圧用回路は、前記基準電圧発生回路で発
生する基準電圧によつて制御され、前記内部電源
電圧が所定値から下降した場合にこれをこの所定
値に回復させるMOSトランジスタ手段と、前記
コンパレータの出力によつて制御され、前記内部
電源電圧が所定値から上昇した場合にこれをこの
所定値に回復させる電圧調整手段とを有し、同一
チツプ上に設けたことを特徴とするオンチツプ電
源発生回路。 ２ 前記降圧用回路は、 MOSトランジスタ手段が、ドレインに前記外
部電源電圧が印加され、ゲートに前記基準電圧が
印加され、ソースに前記内部電源端子が接続され
た第１のMOSトランジスタからなり、 電圧調整手段が、前記外部電源電圧を受けて動
作する発振回路と、ドレインにこの発振回路の出
力信号が入力され、ゲートに前記コンパレータの
出力信号が入力される第２のMOSトランジスタ
と、この第２のMOSトランジスタのソース出力
が入力され、前記内部電源電圧が上昇したときこ
の第２のMOSトランジスタのオンにより前記発
振回路の信号を受けてこの内部電源電圧を下げる
動作を行うチヤージポンプ回路とから構成された 特許請求の範囲第１項記載のオンチツプ電源発生
回路。[Claims] 1. An external power supply terminal to which a power supply voltage is supplied from the outside, a step-down circuit that steps down the external power supply voltage supplied to this external power supply terminal, and a step-down circuit connected to the output end of this step-down circuit. an internal power supply terminal; a reference voltage generation circuit that steps down the external power supply voltage to generate a reference voltage of a predetermined value; and a comparator that feeds its output back to the step-down circuit as an input, and the step-down circuit is controlled by a reference voltage generated by the reference voltage generation circuit, and when the internal power supply voltage falls from a predetermined value, MOS transistor means for restoring the internal power supply voltage to the predetermined value; and voltage adjustment means controlled by the output of the comparator for restoring the internal power supply voltage to the predetermined value when it rises from the predetermined value. An on-chip power generation circuit characterized in that the circuit is provided on the same chip. 2. In the step-down circuit, the MOS transistor means includes a first MOS transistor having a drain to which the external power supply voltage is applied, a gate to which the reference voltage is applied, and a source to which the internal power supply terminal is connected; The adjustment means includes an oscillation circuit that operates in response to the external power supply voltage, a second MOS transistor whose drain receives the output signal of the oscillation circuit, and whose gate receives the output signal of the comparator; and a charge pump circuit which receives the source output of the MOS transistor and receives a signal from the oscillation circuit by turning on the second MOS transistor when the internal power supply voltage rises to lower the internal power supply voltage. An on-chip power generation circuit according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115043A JPS595320A (en) | 1982-06-30 | 1982-06-30 | On-chip electric power supply generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115043A JPS595320A (en) | 1982-06-30 | 1982-06-30 | On-chip electric power supply generating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS595320A JPS595320A (en) | 1984-01-12 |
| JPH05726B2 true JPH05726B2 (en) | 1993-01-06 |
Family
ID=14652768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115043A Granted JPS595320A (en) | 1982-06-30 | 1982-06-30 | On-chip electric power supply generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595320A (en) |
Families Citing this family (2)
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|---|---|---|---|---|
| JP2682725B2 (en) * | 1990-06-04 | 1997-11-26 | 松下電器産業株式会社 | Semiconductor device |
| US8022752B2 (en) | 2009-12-31 | 2011-09-20 | Nxp B.V. | Voltage reference circuit for low supply voltages |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3806742A (en) * | 1972-11-01 | 1974-04-23 | Motorola Inc | Mos voltage reference circuit |
| JPS5691531A (en) * | 1979-12-26 | 1981-07-24 | Toshiba Corp | Controller for gate threshold value |
-
1982
- 1982-06-30 JP JP57115043A patent/JPS595320A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS595320A (en) | 1984-01-12 |
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