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JPH0575184B2 - - Google Patents
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JPH0575184B2 - - Google Patents

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JPH0575184B2
JPH0575184B2 JP62228252A JP22825287A JPH0575184B2 JP H0575184 B2 JPH0575184 B2 JP H0575184B2 JP 62228252 A JP62228252 A JP 62228252A JP 22825287 A JP22825287 A JP 22825287A JP H0575184 B2 JPH0575184 B2 JP H0575184B2
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Japan
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trench
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amorphous silicon
polysilicon
insulating film
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Tokyo Shibaura Electric Co Ltd
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Description

【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) この発明はトレンチキヤパシターの製造方法に
係り、特に、トレンチコーナ部の曲率半径の増大
に関する。
DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a method for manufacturing a trench capacitor, and particularly to increasing the radius of curvature of a trench corner portion.

(従来の技術) 第3図A〜Fはトレンチキヤパシタの従来の製
造方法を示す工程図である。これは、同図Aに示
すように、シリコン基板1上に適当なマスク材2
を、例えば、CVD(Chemical Vapor
Deposition)法により堆積させ、この上にフオト
レジスト3を塗布して窓3aを形成し、続いて、
同図Bに示すようにマスク材2にトレンチを掘る
ための窓2aを形成すると共に、フオトレジスト
3を除去する。次に、同図cに示すように、例え
ば、イオンエツチング等の異方性エツチングによ
りシリコン基板1に必要な深さのトレンチ1aを
形成し、適当な後処理によりマスク材2を除去し
たのち、シリコンエツチング時のダメージ層を除
去する。次に、同図Dに示すように、キヤパシタ
ーとなる部分をD(Depression)化するためにイ
オン注入や、固相拡散によりトレンチの表面に不
純物層4を形成した後、ゲート酸化を行つて同図
Eに示すように絶縁膜5を形成する。最後に、絶
縁膜5上にポリシリコン等を堆積して電極膜6を
形成することにより同図Fに示すようなトレンチ
キヤパシタが形成される。
(Prior Art) FIGS. 3A to 3F are process diagrams showing a conventional method of manufacturing a trench capacitor. As shown in FIG.
For example, CVD (Chemical Vapor
A photoresist 3 is coated on this to form a window 3a, and then,
As shown in Figure B, a window 2a for digging a trench is formed in the mask material 2, and the photoresist 3 is removed. Next, as shown in FIG. 3c, a trench 1a of the required depth is formed in the silicon substrate 1 by anisotropic etching such as ion etching, and the mask material 2 is removed by an appropriate post-processing. Remove the damaged layer during silicon etching. Next, as shown in Figure D, an impurity layer 4 is formed on the surface of the trench by ion implantation or solid-phase diffusion to make the part that will become a capacitor D (Depression), and then gate oxidation is performed. An insulating film 5 is formed as shown in Figure E. Finally, polysilicon or the like is deposited on the insulating film 5 to form an electrode film 6, thereby forming a trench capacitor as shown in FIG.

(発明が解決しようとする問題点) 上述したトレンチキヤパシタは、シリコン基板
上に異方性エツチングによりトレンチをを掘り、
このトレンチの内部を含めた表面に絶縁膜を形成
しているため、平面型のキヤパシターに比べれ
ば、コーナ部での電界集中により耐圧低下を引起
こすと同時に信頼性を低下させることがある。そ
のために、トレンチの内面をエツチングした後に
その表面を一度酸化させることによりコーナ部に
丸みを持たせることを行つている。
(Problems to be Solved by the Invention) The trench capacitor described above is produced by digging a trench on a silicon substrate by anisotropic etching.
Since an insulating film is formed on the surface including the inside of this trench, compared to a planar capacitor, electric field concentration at the corners can cause a drop in breakdown voltage and reduce reliability. For this purpose, after etching the inner surface of the trench, the surface is once oxidized to give rounded corners.

かかる酸化処理には、特別な条件を確立する必
要性がある。すなわち、「1.0.0」面方位を持つシ
リコン基板にトレンチを形成し、このトレンチの
内面を酸化すると、コーナ部にホーン形状をした
突起が発生し、電界集中の抑制どころか逆に電界
集中を助長する場合が多い。
Such oxidation treatments require the establishment of special conditions. In other words, when a trench is formed in a silicon substrate with a "1.0.0" plane orientation and the inner surface of this trench is oxidized, horn-shaped protrusions are generated at the corners, which instead of suppressing electric field concentration, actually promotes electric field concentration. Often.

そこで、1000℃以上の水蒸気雰囲気で、厚さが
1000Å以上の酸化膜を形成させる特別な条件を用
いると、コーナー部には丸みが生じ電界集中が避
けられるが、この高温雰囲気中では結晶欠陥が発
生したり、不純物分布の変化をきたしてしまうと
いう問題点があつた。
Therefore, in a water vapor atmosphere of 1000℃ or more, the thickness
When special conditions are used to form an oxide film with a thickness of 1000 Å or more, the corners are rounded and electric field concentration is avoided, but this high-temperature atmosphere can cause crystal defects and changes in impurity distribution. There was a problem.

この発明は上記の問題点を解決するためになさ
れたもので、安心した条件下で、容易にトレンチ
のコーナ部の曲率半径の増大を図り得、これによ
つて、耐圧および信頼性を格段に向上させること
のできるトレンチキヤパシターの製造方法を提供
することを目的とする。
This invention was made in order to solve the above problems, and it is possible to easily increase the radius of curvature of the corner portion of a trench under safe conditions, thereby significantly improving withstand voltage and reliability. It is an object of the present invention to provide a method for manufacturing a trench capacitor that can be improved.

〔発明の構成〕[Structure of the invention]

(問題点を解決するための手段) この発明は、先ず、シリコン基板にトレンチを
形成し、次に、前記トレンチの内部を含めた前記
シリコン基板の表面に、不純物をドープさせたア
モルフアスシリコンまたはポリシリコンを堆積さ
せ、次に、前記アモルフアスシリコンまたはポリ
シリコンと前記シリコン基板の一部とを酸化させ
て内部に不純物層を、表面部に酸化膜層を形成
し、次に前記酸化物層をエツチングにより除去
し、次に、前記不純物層の表面に絶縁膜を形成
し、次に、前記絶縁膜に電極膜を堆積させること
を特徴とするものである。
(Means for Solving the Problems) The present invention first forms a trench in a silicon substrate, and then the surface of the silicon substrate including the inside of the trench is filled with amorphous silicon or amorphous silicon doped with impurities. Depositing polysilicon, then oxidizing the amorphous silicon or polysilicon and a part of the silicon substrate to form an impurity layer inside and an oxide film layer on the surface, and then is removed by etching, then an insulating film is formed on the surface of the impurity layer, and then an electrode film is deposited on the insulating film.

(作用) この発明においては、シリコン基板上にアモル
フアスシリコンまたはポリシリコンを堆積させた
とき、そのコーナ部が丸みを帯びる。この状態で
アモルフアスシリコンまたはポリシリコンを酸化
処理すると、酸化膜とSi基板の境界はアモルフア
スシリコンまたはポリシリコンのコーナの表面形
状に倣つて丸みを帯びることになる。このあと、
酸化膜をエツチングすることによりとり除けばト
レンチのコーナー部は丸くなり、同時にSi基板に
は不純物がかくさんされることになる。従つて、
トレンチコーナ部に丸みを持たせるために、特別
な処理条件を確立しなければならない従来の製造
方法に較べて、安定した条件下で、容易にトレン
チのコーナ部の曲率半径を大きくすることができ
る。
(Operation) In the present invention, when amorphous silicon or polysilicon is deposited on a silicon substrate, its corner portions are rounded. When amorphous silicon or polysilicon is oxidized in this state, the boundary between the oxide film and the Si substrate becomes rounded to follow the surface shape of the corner of the amorphous silicon or polysilicon. after this,
If the oxide film is removed by etching, the corners of the trench will become rounded, and at the same time, impurities will be stirred into the Si substrate. Therefore,
Compared to conventional manufacturing methods that require special processing conditions to be established in order to round the trench corners, the radius of curvature of the trench corners can be easily increased under stable conditions. .

(実施例) 第1図A〜Fはこの発明の一実施例を示す工程
図である。ここでは、先ず、同図Aに示すよう
に、シリコン基板1の表面にマスク材2を形成し
てトレンチを形成するための窓2aを開け、続い
て、同図Bに示すように、異方性エツチングによ
りシリコン基板1にトレンチ1aを掘つて、マス
ク材2を剥離させる。次に、トレンチ1aの内面
を含めたシリコン基板の表面に、1×1018cm-3
ヒ素をドーピングしたアモルフアスシリコンを
500〜2000Å堆積させる。次に、このウエハを適
当な条件、例えば、950℃の雰囲気で、水素燃焼
酸化により、アモルフアスシリコン7とシリコン
基板1の一部、例えば、深さが500〜1000Åの表
層部とを酸化させることにより、同図Dに示すよ
うに、酸化膜層8を形成すると共に、アモルフア
スシリコン中にドープされていた不順物をシリコ
ン基板内に拡散させて不純物層4を形成する。。
続いて、同図Eに示すように、酸化物層8をエツ
チングすることによつて不純物層4を露呈させ、
ここに、絶縁膜5を形成させる。この場合、シリ
コン基板1のコーナ部はアモルフアスシリコンの
堆積形状を反映して曲率半径が100Å以上の丸み
を持ち、電界集中の起り難いトレンチキヤパシタ
の下地が形成される。最後に、同図Fに示すよう
に、ポリシリコン等の電極膜6を形成することに
よつてトレンチキヤパシターが完成する。
(Example) FIGS. 1A to 1F are process diagrams showing an example of the present invention. Here, first, as shown in FIG. 1A, a mask material 2 is formed on the surface of a silicon substrate 1 to open a window 2a for forming a trench, and then, as shown in FIG. A trench 1a is dug in the silicon substrate 1 by etching, and the mask material 2 is peeled off. Next, amorphous silicon doped with 1×10 18 cm -3 of arsenic is applied to the surface of the silicon substrate, including the inner surface of trench 1a.
Deposit 500-2000Å. Next, this wafer is subjected to oxidation of the amorphous silicon 7 and a part of the silicon substrate 1, for example, the surface layer with a depth of 500 to 1000 Å, by hydrogen combustion oxidation in an atmosphere of 950° C. As a result, as shown in FIG. 1D, an oxide film layer 8 is formed, and the impurity layer 4 is formed by diffusing the impurities doped into the amorphous silicon into the silicon substrate. .
Subsequently, as shown in FIG. E, the impurity layer 4 is exposed by etching the oxide layer 8.
Here, an insulating film 5 is formed. In this case, the corner portions of the silicon substrate 1 are rounded with a radius of curvature of 100 Å or more, reflecting the shape of the amorphous silicon deposit, and form a base for a trench capacitor in which electric field concentration is unlikely to occur. Finally, as shown in FIG. F, an electrode film 6 of polysilicon or the like is formed to complete the trench capacitor.

第2図は本工程を踏んで製造されたトレンチキ
ヤパシター電界強度と電流との関係を、従来の方
法により製造されたトレンチキヤパシターのそれ
と併せて示した線図で、曲線Xの方法によるも
の、曲線Yが本工程を採用したものである。ここ
で、シリコン基板1がN型であつたとして、電極
に正電圧を印加したことにより、例えば、10-6A
の電流が流れた時で比較すると、従来の方法では
5.7MV/CMの電界強度を示したのに対して、第
1図の工程を踏んだ場合には、7.0MV/CMを示
している。
Figure 2 is a diagram showing the relationship between electric field strength and current for a trench capacitor manufactured using this process, together with that for a trench capacitor manufactured using a conventional method. According to the curve Y, this process is adopted. Here, assuming that the silicon substrate 1 is of N type, by applying a positive voltage to the electrode, for example, 10 -6 A
When compared when a current of
While the electric field strength was 5.7 MV/CM, when the process shown in Figure 1 was followed, it was 7.0 MV/CM.

かくして、この実施例によれば、トレンチコー
ナ部の曲率半径を、単純な手法により格段に大き
くすることができ、この結果、耐圧を1.0MV/
CMも上げることができる。
Thus, according to this embodiment, the radius of curvature of the trench corner can be greatly increased by a simple method, and as a result, the withstand voltage can be increased to 1.0 MV/
CM can also be raised.

なお、この実施例ではアモルフアスシリコンを
堆積させて酸化物層8を形成したがこの代わりに
ポリシリコンを用いても上述したと同様な酸化物
層8および不純物層4を形成することができる。
In this embodiment, the oxide layer 8 is formed by depositing amorphous silicon, but the same oxide layer 8 and impurity layer 4 as described above can be formed by using polysilicon instead.

一方、この実施例では、不純物がドープされた
アモルフアスシリコンとシリコン基板との酸化工
程にて不純物拡散処理も同時に行われることにな
り、D化の工程を含んだ従来の方法に較べて製品
歩留りを改善することができる。
On the other hand, in this example, impurity diffusion treatment is performed at the same time during the oxidation process of the amorphous silicon doped with impurities and the silicon substrate, and the product yield is lower than that of the conventional method that includes the D conversion process. can be improved.

〔従来の構成〕[Conventional configuration]

以上の説明によつて明らかなように、この発明
によれば、シリコン基板上にアモルフアスシリコ
ンまたはポリシリコンを堆積させた時に、コーナ
部が丸みを帯びることを巧みに利用して、コーナ
部が丸みを帯びた不純物層を形成しているので、
安定した条件下で、容易にトレンチのコーナ部の
曲率半径を大きくすることができ、これによつて
耐圧および信頼性ちを格段に向上させることがで
きるという効果がある。
As is clear from the above description, according to the present invention, when amorphous silicon or polysilicon is deposited on a silicon substrate, the corner portions are rounded. Because it forms a rounded impurity layer,
Under stable conditions, the radius of curvature of the corner portion of the trench can be easily increased, which has the effect of significantly improving voltage resistance and reliability.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はこの発明の一実施例を示す工程図、第
2図は同実施例によつて製造された製品の電界強
度と電流との関係を従来の方法を採用した製品と
比較して示した線図、第3図は従来のトレンチキ
ヤパシタの製造方法を示す工程図である。 1……シリコン基板、2……マスク材、4……
不純物層、5……絶縁膜、6……電極膜、7……
アモルフアシリコン、8……酸化物層。
Fig. 1 is a process diagram showing an embodiment of the present invention, and Fig. 2 shows the relationship between electric field strength and current of a product manufactured by the same embodiment in comparison with a product manufactured using a conventional method. FIG. 3 is a process diagram showing a conventional trench capacitor manufacturing method. 1...Silicon substrate, 2...Mask material, 4...
Impurity layer, 5... Insulating film, 6... Electrode film, 7...
Amorphous silicon, 8... oxide layer.

Claims (1)

【特許請求の範囲】[Claims] 1 先ず、シリコン基板にトレンチを形成し、次
に、前記トレンチの内部を含めた前記シリコン基
板の表面に、不純物をドープさせたアモルフアス
シリコンまたはポリシコンを堆積させ、次に、前
記アモルフアスシリコンまたはポリシリコンと前
記シリコン基板の一部とを酸化させて内部に不純
物層を、表面部に酸化物層を形成し、次に、前記
酸化物層をエツチングにより除去し、次に、前記
不純物層の表面に絶縁膜を形成し、次に、前記絶
縁膜に電極膜を堆積させることを特徴とするトレ
ンチキヤパシターの製造方法。
1 First, a trench is formed in a silicon substrate, then amorphous silicon or polysilicon doped with impurities is deposited on the surface of the silicon substrate including the inside of the trench, and then amorphous silicon or polysilicon doped with impurities is deposited. Polysilicon and a portion of the silicon substrate are oxidized to form an impurity layer inside and an oxide layer on the surface, then the oxide layer is removed by etching, and then the impurity layer is etched. A method for manufacturing a trench capacitor, comprising forming an insulating film on the surface, and then depositing an electrode film on the insulating film.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6469345B2 (en) 2000-01-14 2002-10-22 Denso Corporation Semiconductor device and method for manufacturing the same
US6482701B1 (en) 1999-08-04 2002-11-19 Denso Corporation Integrated gate bipolar transistor and method of manufacturing the same
US6521538B2 (en) 2000-02-28 2003-02-18 Denso Corporation Method of forming a trench with a rounded bottom in a semiconductor device
US6864532B2 (en) 2000-01-14 2005-03-08 Denso Corporation Semiconductor device and method for manufacturing the same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6309924B1 (en) * 2000-06-02 2001-10-30 International Business Machines Corporation Method of forming self-limiting polysilicon LOCOS for DRAM cell
JP2003095554A (en) * 2001-09-26 2003-04-03 Toshiba Elevator Co Ltd Safety device on elevator car
WO2005083781A1 (en) 2004-01-30 2005-09-09 International Business Machines Corporation Folded node trench capacitor

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60223153A (en) * 1984-04-19 1985-11-07 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device with mis type capacitor and manufacture thereof

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6482701B1 (en) 1999-08-04 2002-11-19 Denso Corporation Integrated gate bipolar transistor and method of manufacturing the same
US6469345B2 (en) 2000-01-14 2002-10-22 Denso Corporation Semiconductor device and method for manufacturing the same
US6864532B2 (en) 2000-01-14 2005-03-08 Denso Corporation Semiconductor device and method for manufacturing the same
US7354829B2 (en) 2000-01-14 2008-04-08 Denso Corporation Trench-gate transistor with ono gate dielectric and fabrication process therefor
US6521538B2 (en) 2000-02-28 2003-02-18 Denso Corporation Method of forming a trench with a rounded bottom in a semiconductor device

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