JPH0578050B2 - - Google Patents
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- JPH0578050B2 JPH0578050B2 JP8161556A JP6155681A JPH0578050B2 JP H0578050 B2 JPH0578050 B2 JP H0578050B2 JP 8161556 A JP8161556 A JP 8161556A JP 6155681 A JP6155681 A JP 6155681A JP H0578050 B2 JPH0578050 B2 JP H0578050B2
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Description
本発明はデータ処理システムに関し、特に現在
の僅か16ビツトの論理アドレスを取扱うシステム
のそれよりもそれ程増加しないサイズおよびコス
トで32ビツトの論理アドレスの取扱いが可能なシ
ステムに関する。 屡々「ミニ・コンピユータ」クラスに属するも
のとされる今日使用可能なデータ処理システム
は、通常長さが16ビツトである論理アドレスおよ
びデータ・ワードを取扱う。当業者により時に
「仮想」アドレスと呼ばれる本文中に用いた用語
「論理アドレス」は、プログラマが操作すること
ができるアドレスであるプログラマ・ビジブルな
アドレスを示すために使用される。これと対照的
に、「物理」アドレスは１つのデータ処理システ
ムの主記憶装置におけるデータの場所のアドレス
である。データ処理システムの操作は論理アドレ
スを物理アドレスに変換するための適当な変換テ
ーブルを使用する。 このようなミニ・コンピユータは多くの用途に
おいて成功裡に使用され、合理的なコストで高度
のデータ処理能力を提供する。市場において好評
を拍したこのようなシステムの事例としては、米
国のマサチユーセツツ州ウエストボロ市のData
General Corp.が設計開発した「Nova」および
「Eclipse」システムとして知られるものがある。
NavaおよびEclipseシリーズのミニ・コンピユー
タについては、本明細書の一部として含まれる別
紙１に列挙されたData General Corp.から入手
可能な文献に記載されている。 このNovaシステムは64キロバイト（この接頭
辞「キロ」とは更に正確には1024即ち210を示す）
の論理アドレス・スペースを提供し、Eclipseシ
ステムは又64ビツトの論理アドレス・スペースを
提供し、この両者は共に合理的なコストにおいて
多くの用途に向くシステムであることが証明され
ている。改良システムの開発においては、現在
NovaおよびEclipseシステムにおいて利用可能な
ものより更に大きな論理アドレス・スペースに然
るべき拡大をもたらすことが望ましい。このよう
な拡張された論理アドレス基底により更に大きな
命令セツトをシステムが使用することを可能に
し、この拡張された命令セツトは、従来のNova
およびEllipseシステムにおいて現在使用可能な
実質的に全ての利用可能な基本命令を含むと共
に、増加した即ち拡張された論理アドレス・スペ
ースの利点を有する多数の余分な即ち拡張された
命令をも含むことが可能である。 従つて、このような改善されたシステムは、実
質的な投資であるNovaおよびEllipseのソフトウ
エア・ライブラリを現在保有する者が、更に改善
された拡張アドレス・システムにおいてこのよう
なソフトウエアを使用できるように、Novaおよ
びEclipseシステムにおいて使用するため既に設
計されたソフトウエアに応答するよう構成される
べきである。この改良されたシステムは又、更に
多数のオン・ライン・ターミナルにおける更に多
くのオン・ライン・ユーザがこのシステムを利用
できるように、合理的なコストで性能における更
に大きな適応性を提供することになろう。拡張さ
れたアドレス・スペースは更に、システムが特に
そのために構成された更に広範囲で複雑なプログ
ラムを維持すると共に、拡張されないNova又は
Eclipseシステムにより維持される以前のプログ
ラム全てを維持することを許容することになる。 本発明のシステムは中央処理装置と記憶装置の
独特な組合せを使用し、この中央処理装置はアド
レス変換装置と命令処理装置と演算論理装置とマ
イクロ順序付け（シーケンス）装置を含み、記憶
装置はシステム・カツシエ装置と主記憶装置とそ
の間のデータ転送を制御するためのバンク制御装
置を含む。本システムは、16ビツト又は32ビツト
のアドレスから得ることができる32ビツトの論理
アドレスを取扱う。32ビツトの論理アドレスを変
換するための専用装置が設けられる。本システム
は、情報が異なるセグメントの記憶域（リング）
に記憶される階層記憶域を使用し、このリングに
対するアクセスは異なるリングに対するアクセス
が異なる特権レベルにより支配されるように特権
方式で制御される。 記憶システムは各々が複数の記憶面を有する複
数の記憶モジユールを含む主記憶装置を使用す
る。主記憶装置は通常２重ポート・システム・カ
ツシエ記憶装置を介してシステムの残部とインタ
ーフエースし、主記憶装置とシステム・カツシエ
間のブロツク・データ転送はバンク制御装置によ
つて制御される。 マクロ命令は、２つのタイプの命令、即ち第１
の基本命令セツトからの命令又は第２の拡張命令
セツトからの命令の復号が可能な独自のプログラ
ム可能読出し専用記憶装置を用いて復号され、復
号されつゝある命令はどのタイプの命令が復号さ
れるかを一義的に識別する選択されたビツト・パ
ターンを自蔵する。 復号された命令は１つ以上のマイクロ命令の開
始アドレスを提供し、この開始アドレスは独自の
マイクロ命令順序付け装置に与えられ、この順序
付け装置は次に続くマイクロ命令のアドレスを決
定するため各マイクロ命令の選択されたフイール
ドを適当に復号し、このようなアドレスは適当に
複数個のマイクロアドレス・ソースから選択され
る。 本システム全体は、この全システム本来の独自
の諸操作を実施するあるマクロ命令に応答する装
置を含む。 本発明については添付図面の助けにより更に詳
細に説明する。 特定の図面が１枚以上の図を必要とする前記図
面について注意すれば、後続の各図は同じ図番に
続いて接尾辞を付して示される（例、第５図（最
初の図に対して）、第５Ａ図（２枚目の図に対し
て）……等となる。）。 本発明のシステムの特定の構成について説明す
る前に、必要な特性が説明できかつ特定の構成の
説明が更に良く説明できるように、比較的一般的
な事柄について全体的概念を論述することが有益
であろう。 本発明のシステムの重要な特質は、前述の如
く、利用可能な論理アドレス・スペースのサイズ
である。従来のNovaおよびEclipseシステムの間
の識別に便利なように、本文に論述する如き拡張
システムは屡々「Eagle」システムと呼ばれる。
Eagleシステムにおいては、例えば、論理アドレ
ス・スペースは、１つのバイトが８ビツトの精度
を有する如く定義される４ギガバイト（より正確
には、接頭辞「ギガ」とは1073741824即ち230で、
従つて４ギガバイトとはより正確には、
4294967296である）もに達し得る。本文に用いた
「ワード」とは、16ビツトの精度（即ち、２バイ
トに等しい）および32ビツトの精度（即ち、２ワ
ード即ち４バイト）を有する如き「２倍ワード」
を有する如く定義される。増加された論理アドレ
ス・スペースの故に、本システム全体は、例えば
遥かに小さな論理アドレス・スペースを有する
Novaシステム又はEclipseシステムにより維持さ
れるものよりも大きな命令セツトを維持すること
ができる。本システムの全能力は、これにより実
施可能な拡張された命令のセツトを調べれば当業
者は完全に理解することができる。本発明による
このような命令セツトは、本明細書の一部として
含まれる別紙２に示されている。このような命令
セツトは拡張された命令セツト（Eagle命令セツ
トと呼ぶことができる）と、Eclipse Ｃ−350命
令セツトならびにNova命令セツトを含み、その
全てが本システムにより取扱い可能であり、後者
の２つの命令セツトは既に前述の文献の一部とし
て開示されている。全てのNovaおよびEclipse命
令は前述の文献に示される原理および仕様に従つ
て実行される。 本発明のシステムにより維持される拡張された
命令の２進符号化については別紙２に示される。
本発明により拡張された命令を有するシステムと
他の方法で示唆された拡張命令を有するシステム
との間には大きな差が存在する。有効にセツトさ
れた拡張命令が従来の即ち元の命令セツトの「上
位の」セツトを示すシステムにおいては、全ての
命令は機械の操作に対し適当に復号されなければ
ならない。通常、このようなシステムは元の命令
セツトと拡張された命令セツトの両方の復号のた
めの復号サブシステムを使用する。このデコーダ
は一時にはこれ等命令セツトの片方の復号しか許
容しないように作動し、元の命令セツトおよび拡
張された命令セツトは作用的に相互に排他的であ
る。どちらの命令が復号されるべきかを判定する
ために、「モード・ビツト」即ち１つの状態では
元の命令セツトが復号されるべきこと、又他の状
態では拡張命令セツトが復号されるべきことを表
示する単一のビツトをセツトするため独自の命令
を用いなければならない。しかし、いずれの場合
にも、この両方のセツトのいずれかをも同時に復
号するように復号サブシステムを使用できるよう
にすることができない。このような方法は、その
全体の上位のセツトの異なる命令セツトからの命
令を同時に復号することは不可能であるため、全
機械操作についての制約となる。 しかし、本発明のシステムはこのような相互の
排他性を避け、いつでも一時に片方のセツト又は
両方のセツトからの命令の復号が可能なように構
成される。デコーダのPROM（プログラム可能な
読出し専用メモリー）システムは、拡張された
Eagle命令セツトと、例えば元のNovaおよび
Eclipse命令セツトの如き元の即ち基本命令セツ
トの相方を復号するために使用される。復号され
る各命令はどちらのデコーダが使用されるかを判
定する情報を含み、このような判定はこれにより
復号されるべき各命令ワードにおいて本来的に実
施される。別紙２に示される如く、例えば、この
情報はビツト０および１２〜１５に含まれる。こ
のように、拡張されたEagle命令セツトにおいて
は、ビツト０は常に１であるが、ビツト０におけ
る「１」とビツト１０〜１５における符号
「011000」とビツト「０」における「１」とビツ
ト５における「０」とビツト１０〜１５における
符号「111000」を使用する如き拡張された命令を
除いて、ビツト１２〜１５は常に拡張命令セツト
の全命令に対し常に「1001」である。一方、元の
Eclipse命令はビツト０が０でありビツト１２〜
１５が「1000」となる如きものである。更に、命
令がEagle符号化ビツト又はEclipse符号化ビツト
のいずれをも保持しない場合には、このような命
令はNova命令として解釈される。 各命令がどの命令セツトに帰属するかについて
の識別を伴うため、システムは相互に排他性を有
することなく命令を復号するように作動する。 本システムの拡張されたオペレーシヨンを維持
するためには、その形態は新らしいシステムがそ
の拡張である元のシステムにおいて既に使用可能
であつたレジスタの増補を要求する。本システム
においては下記のレジスタが使用される。 レジスタ・セツトは、固定小数点レジスタ、浮
動小数点レジスタ、スタツク管理レジスタ、およ
びメモリー管理レジスタを含む。 固定小数点レジスタ 本システムは４個の固定小数点アキユムレータ
（ACC0〜３）、１個のプログラム・カウンタ
（PC）および１個のプロセサ状態レジスタ
（PSR）を含む。各アキユムレータは32ビツトの
精度を有し、(1)32ビツト迄符号拡張され得る16ビ
ツトのオペランド、(2)アキユムレータへの記憶の
ために付加され得る１つの零のビツトとともに、
プログラムカウンタの上位３ビツトを付加され
る、28ビツト迄零拡張され得る15ビツト・アドレ
ス、あるいは(3)アキユムレータへの記憶に先立ち
32ビツト迄零拡張され得る８ビツト・バイトを含
むことができる。 プログラム・カウンタは31ビツトの精度を有
し、ビツト１〜３は８つのその時の記憶リングの
１つを識別し、ビツト４〜３１は命令アドレスに
対してオフセツトされた１つのアドレスを含む。
例えば、通常15ビツトのプログラム・カウンタし
か必要としないEclipseの動作の場合は、ビツト
１〜３は31ビツトの拡張された命令操作における
如くその時の記憶リングを識別し、15の最下位ビ
ツト１７〜３１は15ビツトのEclipseプログラ
ム・カウンタを表わし、ビツト４〜１６は全て零
である。 プロセサ状態レジスタは16ビツトのレジスタ
で、もしセツトされるならば固定小数点のオーバ
ーフローの結果であるオーバーフローマスク・ビ
ツトを提供する。更に、このレジスタは固定少数
点オーバーフロー標識ビツトとマイクロ割込みが
生じたことを示すビツトとを含む。このレジスタ
における他のビツトは予約され、このため将来の
使用のため使用可能である。 浮動小数点レジスタ 本システムは４個の浮動小数点アキユムレータ
（FPAC0〜３）と１個の浮動小数点状態レジスタ
（FPSR）を含む。この浮動小数点アキユムレー
タの各々は、２倍精度の浮動小数点の値を完全に
含むに十分な精度の64ビツトを含む。拡張システ
ムの浮動小数点レジスタは、前掲の文献において
論述されるEclipse浮動小数点アキユムレータ
（FPAC）と同じものである。 浮動小数点状態レジスタも又64ビツトの精度を
有し、その内の32ビツトは浮動小数点プログラ
ム・カウンタとして作動する。浮動小数点の障害
の場合には、浮動小数点プログラム・カウンタ・
ビツトはこの障害を生じた浮動小数点命令のアド
レスを規定する。他の４つのビツトはそれぞれ指
数のオーバーフロー条件、指数のアンダーフロー
条件、零除算条件、および仮数オーバーフロー条
件を表示するため使用される。別のカウンタ・ビ
ツトは、もし前記の後の４ビツトのどれかが又セ
ツトされるならば、浮動小数点の障害の結果であ
る。この浮動小数点カウンタは又状態レジスタに
おいて一般に用いられる如き零ビツトと負のビツ
トを含むと共に、浮動小数点のまるめモード操作
と割込み再開操作とを表示するためのビツトを含
む。 スタツク管理レジスタ 本発明のシステムはメモリー・スタツクを管理
する４つの32ビツト・レジスタを用い、このレジ
スタはスタツク・ポインタ、スタツク・リミツ
ト、スタツク・ベースおよびフレーム・ポインタ
を含む。このスタツク・ポインタ・レジスタはこ
のスタツクの最上部における２倍ワードのエント
リを示す。「プツシユ」操作が生じる時、スタツ
ク・ポインタの全ビツトは２だけ増分され、「プ
ツシユされた」目的物はスタツク・ポインタの新
らしい値によりアドレス指定された２倍ワードに
おかれる。「ポツプ」操作においては、スタツ
ク・ポインタはその時の値によりアドレス指定さ
れた２倍ワードは表示されたレジスタにおかれ、
このスタツク・ポインタの全ての32ビツトはこの
時２だけ減分される。 フレーム・ポインタ・レジスタはその時のフレ
ームにおける最初に使用可能な２倍ワードマイナ
ス２を示す。スタツク・リミツトはスタツクのオ
ーバーフローの判定に用いられる１つのアドレス
を含む。スタツク操作が目的物をスタツク上にプ
ツシユした後、スタツク・ポインタはスタツク・
リミツトと比較される。もしスタツク・ポインタ
がスタツク・リミツトよりも大きくなると、スタ
ツクの障害が信号される。スタツク・ベースはス
タツクのアンダーフローを判定するために用いら
れる１つのアドレスを含む。目的物をスタツクか
らポツプするスタツク操作の後、スタツク・ポイ
ンタはスタツク・ベースと比較される。もしスタ
ツク・ポインタがスタツク・ベースより小さけれ
ば、スタツク障害が信号される。 メモリー管理レジスタ ８つのレジスタがメモリーの管理のため使用さ
れ、このようなレジスタはそれぞれ32ビツトの精
度を有するセグメント基底レジスタ（SBR）と
して表示され、メモリーはその８つのセグメント
即ちリングに分割される。本文に説明したシステ
ムのSBRは、本システムのアドレス変換装置
（ATU）におけるスクラツチ・パツド・レジスタ
の一部として形成される。各SBRの１ビツトは、
これと関連するセグメントが参照され得るかどう
か（即ち、このようなセグメントに対する参照が
妥当かどうか）を表示する。別のビツトは、セグ
メント・オフセツト・フイールドの最大長さ、即
ちこの参照が１レベルのページ表であるか、２レ
ベルのページ表であるかを表示する。各セグメン
トの基底レジスタの第３のビツトは、Nova／
Eclipse Ｉ／０命令の有効アドレスをロードする
ためのNova／Eclipse命令が実行中であるかどう
かを表示する。別のビツトは「保護」ビツトを表
わし、これはＩ／０命令が実行可能かどうか、あ
るいはその実行がこのセグメントに与えられた保
護に対する違反となるかどうかを表示する。ビツ
トの内の19ビツトは表示されたページ表のメモリ
ーにおける物理的アドレスを識別する物理的アド
レスを含む。 全体システム 本発明の望ましい実施態様のブロツク図は第１
図に示される。本システムの中央処理装置
（CPU）部分は、演算論理装置（ALU）１１と、
命令処理装置１２と、マイクロ順序付け装置１３
と、アドレス変換装置（ATU）１４を含む。記
憶システムは、主記憶装置１６と、補助カツシエ
記憶装置１７と、バンク制御装置１８として識別
されるメモリ−制御装置とを含む。CPUのアド
レス・バス１９は、命令処理装置１２と、アドレ
ス変換装置１４および記憶システム間のアドレス
の転送を許容する。制御プロセサ・メモリー
（CPM）バス２０は、演算論理装置１１と、命令
処理装置１２と、アドレス変換装置１４と、記憶
システム１５間の命令およびオペランドの転送を
許容する。 Ｉ／０アドレス・バス２１およびＩ／０メモリ
ー／データ・バス２２は、Ｉ／０チヤネル装置２
３を介するＩ／０素子に対するアドレスおよびデ
ータのそれぞれの転送、および記憶システムと制
御盤制御処理装置２４間のこれ等の転送を可能に
する。システム全体の各装置間の制御信号の転送
のための適当な制御バスは、以下に更に詳細に説
明するバス２５〜３１として提供される。適当な
テレタイプおよびフロツピー・デイスクシステム
３３と３４はそれぞれ、特に適当なマイクロプロ
セサ・コンピユータ３５による制御盤制御処理装
置２４を介する診断操作モードにおいて本システ
ムにより使用可能である。 本文において説明される本システムの進歩性の
ある特質については、記憶システム、アドレス変
換装置、命令処理装置およびマイクロ順序付け装
置の更に詳細な論議を必要とする。演算論理装
置、制御盤制御処理装置およびその関連する制御
部を有するＩ／０チヤネル装置は詳細に説明する
必要はない。 記憶システム 本発明の望ましい実施態様によれば、記憶シス
テムは、２メガバイト以下の主記憶装置１６を含
み、必要に応じて本システムは例えば４メガバイ
ト等に更に拡張可能である。1000万バイトのメモ
リー迄システムの拡張を可能にするため物理アド
レス・フイールドには十分なビツトが残されるこ
とに注目すべきである。主記憶装置１６とシステ
ムの残部の間のインターフエースは２重ポート・
カツシエ記憶装置１７を介し、データは16バイト
のブロツクで主記憶装置とカツシエ記憶装置間で
転送される。このカツシエ記憶装置は、これを命
令処理装置における別個のカツシエ・メモリーと
識別するため通常「システム・カツシエ」（SYS
CACHE）と呼ばれ、この別のカツシエ・メモリ
ーは通常「命令カツシエ」（Ｉ CACHE）装置
と呼ばれる。このシステムカツシエ装置１７は、
その２つのポートの内のポート１７Ａでデータ転
送のためのCPU要求を取扱い、かつそのポート
１７ＢでＩ／０システムからの要求を取扱う。
CPUデータ転送は、「バイト同志整合された」転
送、「ワード同志整合された」転送および２倍ワ
ード転送を含み得る。Ｉ／０データ転送は、「ワ
ード同志整合された」転送、「２倍ワード同志整
合された」転送および16バイトのブロツク転送を
含み得る。 主記憶装置１６は第４図に示す如く、１乃至８
個の256キロバイトの記憶モジユールを含み得る。
各記憶モジユールは、各々16Kの39ビツト・ワー
ドの４つの面０〜３の形態で各モジユールに構成
された156の16K動的ランダム・アクセス・メモ
リー（RAM）のメモリー配列を含む。各ワード
は、以下に更に詳細に論述するようにデータの32
ビツトと７つの誤り訂正ビツトからなる。各記憶
モジユールのRAMに対する記憶タイミングおよ
び制御はメモリーのバンク制御ボード１８上で行
われる。メモリー・バンク制御ボードからの制御
信号は各記憶モジユールにおけるレジスタにクロ
ツクされ、その出力は「面０」RAMを駆動す
る。このようなレジスタからの出力はある固定時
間後「面１」RAMを駆動する別のレジスタにク
ロツクされる。このようなパイプライン操作は
「面２」RAMと「面３」RAMを介して続行し、
その結果４つの全ての面が固定された間隔（例、
110ナノ秒の間隔）で同じ制御信号を受取り、そ
の結果４つの連続する39ビツト・ワードのブロツ
クの転送を生じる。 メモリー・バンク制御ボード１８は３つの主な
機能を有する。先ず第一に、これはシステム・カ
ツシエ１７と主記憶装置１６の記憶モジユールと
の間のインターフエースを提供する。第２に、こ
の制御ボードは必要な誤り検査および訂正操作を
行い、第３に各記憶モジユールの動的RAMのリ
フレツシユ操作を制御する。システム・カツシエ
とバンク制御ボードとの間のインターフエースの
詳細については以下に更に詳細に論述する。 バンク制御ボードの誤り検査および訂正ロジツ
クは当技術において周知の如く７ビツトの誤り訂
正ハミング・コードを用いて単一ビツトの誤り訂
正と２ビツトの誤り検出を行う。各ビツト・デー
タ・ワードに対して生成された７ビツトの検査ビ
ツトは主記憶装置モジユールにおけるこのような
ワードと共に記憶される。このワードがその後メ
モリーから読出される時、39ビツトの全てが復号
されて７ビツトの症候群ビツトのパターンを生じ
るよう復号され、このパターンはもし単一ビツト
が誤りであるならばどれが誤りであるかを識別
し、１つ以上のビツトが誤りである時はそれを表
示する。訂正可能な単一ビツト誤りが生じる時、
制御ボードの制御処理装置２４が障害のあるビツ
トのアドレスおよび症候群ビツト・パターンを与
えられる。このデータはこれと同時に訂正され、
システムのクロツク期間、例えば公知の誤り訂正
操作によれば特定の実施態様では110ナノ秒と等
しい固定された時間的遅延の後システム・カツシ
エに対して送られ、パイプライン操作における残
るワードは、信号BL ERRORとして識別される
適当な禁止信号の使用により訂正された信号が使
用可能となる迄転送されることを阻止される。 単一ビツトの誤りが多重ビツトの誤りにならな
いように単一ビツトの誤りの実質的に即時の訂正
が望ましい。訂正されたデータが読出されて誤り
であることが判つた時だけこのデータがメモリー
に書戻される従来周知の手法が使用可能である。
このような手法の場合２つの問題が生じる。第一
に、瀕繁には読出されない記憶場所は瀕繁に訂正
されず、第二にもし故障が瀕繁にアクセスされる
記憶場所において生じるならばこの故障の訂正の
試みにかなりの時間が浪費され得ることである。
本発明のシステムは、各々の主記憶場所が検査さ
れて必要に応じて２秒毎に１回訂正されるように
全ての主記憶装置の場所をモニターするための別
のプロセスを用いることによりこのような問題を
避けることができる。このような検査はメモリー
のリフレツシユ・サイクルの間行われ、システム
に対するメモリーの可用度を減殺することはな
い。このような手法の詳細な説明は、参考のため
本文に引用される同時に出願されたM.Ziegler.
M.Druke.W.BaxerおよびJ.Van Roeckleの米国
特許出願に開示されている。 システム・カツシエ装置１７は主記憶装置１６
と本システムの残部との間の唯一の結合を表わ
し、一方は主としてCPUの要求を取扱うため、
他方は主としてＩ／０要求を取扱うための前記の
如き２つの要求側ポート１７Ａ，１７Ｂと主記憶
装置とを結合するための記憶システム・ポート３
８からなる。システム・カツシエボードは又、
Ｉ／０ポートと、その間の直接のブロツク転送を
行う記憶システム・ポートとの間に間接的なアク
セス経路３９を提供する。カツシエ・ボード１７
は又、Ｉ／０又はCPU要求ボートのいずれかか
らアクセス可能な16バイトのブロツク・サイズを
有する16キロバイトの直接マツプされた高速カツ
シエ・データ・ストア４０を含む。システム・カ
ツシエ装置１７、バンク制御装置１８および主記
憶装置１６の典型的な記憶モジユールにおいて使
用されるロジツクのブロツク図は第２図乃至第４
図に示される。 第２図において示される如く、システム・カツ
シエ・データ・ストア４０は、主記憶装置により
直接取扱われるＩ／０ポートからのブロツク転送
要求以外の、メモリーからのデータに対する全て
の要求を受取る。前述の特定の実施態様において
は、カツシエ・データ・ストアはCPORT１７Ａ
又はIPORT１７Ｂのアドレス入力でデータ・ア
ドレスを受取り、このアドレスはCPORTアドレ
ス・レジスタ４１又はIPORTアドレス・レジス
タ４２のいずれかにおかれる。入力アドレスは下
記の如くタツグ部分と、指標部分と、ワード・ポ
インタ部分とを含む。即ち、
の僅か16ビツトの論理アドレスを取扱うシステム
のそれよりもそれ程増加しないサイズおよびコス
トで32ビツトの論理アドレスの取扱いが可能なシ
ステムに関する。 屡々「ミニ・コンピユータ」クラスに属するも
のとされる今日使用可能なデータ処理システム
は、通常長さが16ビツトである論理アドレスおよ
びデータ・ワードを取扱う。当業者により時に
「仮想」アドレスと呼ばれる本文中に用いた用語
「論理アドレス」は、プログラマが操作すること
ができるアドレスであるプログラマ・ビジブルな
アドレスを示すために使用される。これと対照的
に、「物理」アドレスは１つのデータ処理システ
ムの主記憶装置におけるデータの場所のアドレス
である。データ処理システムの操作は論理アドレ
スを物理アドレスに変換するための適当な変換テ
ーブルを使用する。 このようなミニ・コンピユータは多くの用途に
おいて成功裡に使用され、合理的なコストで高度
のデータ処理能力を提供する。市場において好評
を拍したこのようなシステムの事例としては、米
国のマサチユーセツツ州ウエストボロ市のData
General Corp.が設計開発した「Nova」および
「Eclipse」システムとして知られるものがある。
NavaおよびEclipseシリーズのミニ・コンピユー
タについては、本明細書の一部として含まれる別
紙１に列挙されたData General Corp.から入手
可能な文献に記載されている。 このNovaシステムは64キロバイト（この接頭
辞「キロ」とは更に正確には1024即ち210を示す）
の論理アドレス・スペースを提供し、Eclipseシ
ステムは又64ビツトの論理アドレス・スペースを
提供し、この両者は共に合理的なコストにおいて
多くの用途に向くシステムであることが証明され
ている。改良システムの開発においては、現在
NovaおよびEclipseシステムにおいて利用可能な
ものより更に大きな論理アドレス・スペースに然
るべき拡大をもたらすことが望ましい。このよう
な拡張された論理アドレス基底により更に大きな
命令セツトをシステムが使用することを可能に
し、この拡張された命令セツトは、従来のNova
およびEllipseシステムにおいて現在使用可能な
実質的に全ての利用可能な基本命令を含むと共
に、増加した即ち拡張された論理アドレス・スペ
ースの利点を有する多数の余分な即ち拡張された
命令をも含むことが可能である。 従つて、このような改善されたシステムは、実
質的な投資であるNovaおよびEllipseのソフトウ
エア・ライブラリを現在保有する者が、更に改善
された拡張アドレス・システムにおいてこのよう
なソフトウエアを使用できるように、Novaおよ
びEclipseシステムにおいて使用するため既に設
計されたソフトウエアに応答するよう構成される
べきである。この改良されたシステムは又、更に
多数のオン・ライン・ターミナルにおける更に多
くのオン・ライン・ユーザがこのシステムを利用
できるように、合理的なコストで性能における更
に大きな適応性を提供することになろう。拡張さ
れたアドレス・スペースは更に、システムが特に
そのために構成された更に広範囲で複雑なプログ
ラムを維持すると共に、拡張されないNova又は
Eclipseシステムにより維持される以前のプログ
ラム全てを維持することを許容することになる。 本発明のシステムは中央処理装置と記憶装置の
独特な組合せを使用し、この中央処理装置はアド
レス変換装置と命令処理装置と演算論理装置とマ
イクロ順序付け（シーケンス）装置を含み、記憶
装置はシステム・カツシエ装置と主記憶装置とそ
の間のデータ転送を制御するためのバンク制御装
置を含む。本システムは、16ビツト又は32ビツト
のアドレスから得ることができる32ビツトの論理
アドレスを取扱う。32ビツトの論理アドレスを変
換するための専用装置が設けられる。本システム
は、情報が異なるセグメントの記憶域（リング）
に記憶される階層記憶域を使用し、このリングに
対するアクセスは異なるリングに対するアクセス
が異なる特権レベルにより支配されるように特権
方式で制御される。 記憶システムは各々が複数の記憶面を有する複
数の記憶モジユールを含む主記憶装置を使用す
る。主記憶装置は通常２重ポート・システム・カ
ツシエ記憶装置を介してシステムの残部とインタ
ーフエースし、主記憶装置とシステム・カツシエ
間のブロツク・データ転送はバンク制御装置によ
つて制御される。 マクロ命令は、２つのタイプの命令、即ち第１
の基本命令セツトからの命令又は第２の拡張命令
セツトからの命令の復号が可能な独自のプログラ
ム可能読出し専用記憶装置を用いて復号され、復
号されつゝある命令はどのタイプの命令が復号さ
れるかを一義的に識別する選択されたビツト・パ
ターンを自蔵する。 復号された命令は１つ以上のマイクロ命令の開
始アドレスを提供し、この開始アドレスは独自の
マイクロ命令順序付け装置に与えられ、この順序
付け装置は次に続くマイクロ命令のアドレスを決
定するため各マイクロ命令の選択されたフイール
ドを適当に復号し、このようなアドレスは適当に
複数個のマイクロアドレス・ソースから選択され
る。 本システム全体は、この全システム本来の独自
の諸操作を実施するあるマクロ命令に応答する装
置を含む。 本発明については添付図面の助けにより更に詳
細に説明する。 特定の図面が１枚以上の図を必要とする前記図
面について注意すれば、後続の各図は同じ図番に
続いて接尾辞を付して示される（例、第５図（最
初の図に対して）、第５Ａ図（２枚目の図に対し
て）……等となる。）。 本発明のシステムの特定の構成について説明す
る前に、必要な特性が説明できかつ特定の構成の
説明が更に良く説明できるように、比較的一般的
な事柄について全体的概念を論述することが有益
であろう。 本発明のシステムの重要な特質は、前述の如
く、利用可能な論理アドレス・スペースのサイズ
である。従来のNovaおよびEclipseシステムの間
の識別に便利なように、本文に論述する如き拡張
システムは屡々「Eagle」システムと呼ばれる。
Eagleシステムにおいては、例えば、論理アドレ
ス・スペースは、１つのバイトが８ビツトの精度
を有する如く定義される４ギガバイト（より正確
には、接頭辞「ギガ」とは1073741824即ち230で、
従つて４ギガバイトとはより正確には、
4294967296である）もに達し得る。本文に用いた
「ワード」とは、16ビツトの精度（即ち、２バイ
トに等しい）および32ビツトの精度（即ち、２ワ
ード即ち４バイト）を有する如き「２倍ワード」
を有する如く定義される。増加された論理アドレ
ス・スペースの故に、本システム全体は、例えば
遥かに小さな論理アドレス・スペースを有する
Novaシステム又はEclipseシステムにより維持さ
れるものよりも大きな命令セツトを維持すること
ができる。本システムの全能力は、これにより実
施可能な拡張された命令のセツトを調べれば当業
者は完全に理解することができる。本発明による
このような命令セツトは、本明細書の一部として
含まれる別紙２に示されている。このような命令
セツトは拡張された命令セツト（Eagle命令セツ
トと呼ぶことができる）と、Eclipse Ｃ−350命
令セツトならびにNova命令セツトを含み、その
全てが本システムにより取扱い可能であり、後者
の２つの命令セツトは既に前述の文献の一部とし
て開示されている。全てのNovaおよびEclipse命
令は前述の文献に示される原理および仕様に従つ
て実行される。 本発明のシステムにより維持される拡張された
命令の２進符号化については別紙２に示される。
本発明により拡張された命令を有するシステムと
他の方法で示唆された拡張命令を有するシステム
との間には大きな差が存在する。有効にセツトさ
れた拡張命令が従来の即ち元の命令セツトの「上
位の」セツトを示すシステムにおいては、全ての
命令は機械の操作に対し適当に復号されなければ
ならない。通常、このようなシステムは元の命令
セツトと拡張された命令セツトの両方の復号のた
めの復号サブシステムを使用する。このデコーダ
は一時にはこれ等命令セツトの片方の復号しか許
容しないように作動し、元の命令セツトおよび拡
張された命令セツトは作用的に相互に排他的であ
る。どちらの命令が復号されるべきかを判定する
ために、「モード・ビツト」即ち１つの状態では
元の命令セツトが復号されるべきこと、又他の状
態では拡張命令セツトが復号されるべきことを表
示する単一のビツトをセツトするため独自の命令
を用いなければならない。しかし、いずれの場合
にも、この両方のセツトのいずれかをも同時に復
号するように復号サブシステムを使用できるよう
にすることができない。このような方法は、その
全体の上位のセツトの異なる命令セツトからの命
令を同時に復号することは不可能であるため、全
機械操作についての制約となる。 しかし、本発明のシステムはこのような相互の
排他性を避け、いつでも一時に片方のセツト又は
両方のセツトからの命令の復号が可能なように構
成される。デコーダのPROM（プログラム可能な
読出し専用メモリー）システムは、拡張された
Eagle命令セツトと、例えば元のNovaおよび
Eclipse命令セツトの如き元の即ち基本命令セツ
トの相方を復号するために使用される。復号され
る各命令はどちらのデコーダが使用されるかを判
定する情報を含み、このような判定はこれにより
復号されるべき各命令ワードにおいて本来的に実
施される。別紙２に示される如く、例えば、この
情報はビツト０および１２〜１５に含まれる。こ
のように、拡張されたEagle命令セツトにおいて
は、ビツト０は常に１であるが、ビツト０におけ
る「１」とビツト１０〜１５における符号
「011000」とビツト「０」における「１」とビツ
ト５における「０」とビツト１０〜１５における
符号「111000」を使用する如き拡張された命令を
除いて、ビツト１２〜１５は常に拡張命令セツト
の全命令に対し常に「1001」である。一方、元の
Eclipse命令はビツト０が０でありビツト１２〜
１５が「1000」となる如きものである。更に、命
令がEagle符号化ビツト又はEclipse符号化ビツト
のいずれをも保持しない場合には、このような命
令はNova命令として解釈される。 各命令がどの命令セツトに帰属するかについて
の識別を伴うため、システムは相互に排他性を有
することなく命令を復号するように作動する。 本システムの拡張されたオペレーシヨンを維持
するためには、その形態は新らしいシステムがそ
の拡張である元のシステムにおいて既に使用可能
であつたレジスタの増補を要求する。本システム
においては下記のレジスタが使用される。 レジスタ・セツトは、固定小数点レジスタ、浮
動小数点レジスタ、スタツク管理レジスタ、およ
びメモリー管理レジスタを含む。 固定小数点レジスタ 本システムは４個の固定小数点アキユムレータ
（ACC0〜３）、１個のプログラム・カウンタ
（PC）および１個のプロセサ状態レジスタ
（PSR）を含む。各アキユムレータは32ビツトの
精度を有し、(1)32ビツト迄符号拡張され得る16ビ
ツトのオペランド、(2)アキユムレータへの記憶の
ために付加され得る１つの零のビツトとともに、
プログラムカウンタの上位３ビツトを付加され
る、28ビツト迄零拡張され得る15ビツト・アドレ
ス、あるいは(3)アキユムレータへの記憶に先立ち
32ビツト迄零拡張され得る８ビツト・バイトを含
むことができる。 プログラム・カウンタは31ビツトの精度を有
し、ビツト１〜３は８つのその時の記憶リングの
１つを識別し、ビツト４〜３１は命令アドレスに
対してオフセツトされた１つのアドレスを含む。
例えば、通常15ビツトのプログラム・カウンタし
か必要としないEclipseの動作の場合は、ビツト
１〜３は31ビツトの拡張された命令操作における
如くその時の記憶リングを識別し、15の最下位ビ
ツト１７〜３１は15ビツトのEclipseプログラ
ム・カウンタを表わし、ビツト４〜１６は全て零
である。 プロセサ状態レジスタは16ビツトのレジスタ
で、もしセツトされるならば固定小数点のオーバ
ーフローの結果であるオーバーフローマスク・ビ
ツトを提供する。更に、このレジスタは固定少数
点オーバーフロー標識ビツトとマイクロ割込みが
生じたことを示すビツトとを含む。このレジスタ
における他のビツトは予約され、このため将来の
使用のため使用可能である。 浮動小数点レジスタ 本システムは４個の浮動小数点アキユムレータ
（FPAC0〜３）と１個の浮動小数点状態レジスタ
（FPSR）を含む。この浮動小数点アキユムレー
タの各々は、２倍精度の浮動小数点の値を完全に
含むに十分な精度の64ビツトを含む。拡張システ
ムの浮動小数点レジスタは、前掲の文献において
論述されるEclipse浮動小数点アキユムレータ
（FPAC）と同じものである。 浮動小数点状態レジスタも又64ビツトの精度を
有し、その内の32ビツトは浮動小数点プログラ
ム・カウンタとして作動する。浮動小数点の障害
の場合には、浮動小数点プログラム・カウンタ・
ビツトはこの障害を生じた浮動小数点命令のアド
レスを規定する。他の４つのビツトはそれぞれ指
数のオーバーフロー条件、指数のアンダーフロー
条件、零除算条件、および仮数オーバーフロー条
件を表示するため使用される。別のカウンタ・ビ
ツトは、もし前記の後の４ビツトのどれかが又セ
ツトされるならば、浮動小数点の障害の結果であ
る。この浮動小数点カウンタは又状態レジスタに
おいて一般に用いられる如き零ビツトと負のビツ
トを含むと共に、浮動小数点のまるめモード操作
と割込み再開操作とを表示するためのビツトを含
む。 スタツク管理レジスタ 本発明のシステムはメモリー・スタツクを管理
する４つの32ビツト・レジスタを用い、このレジ
スタはスタツク・ポインタ、スタツク・リミツ
ト、スタツク・ベースおよびフレーム・ポインタ
を含む。このスタツク・ポインタ・レジスタはこ
のスタツクの最上部における２倍ワードのエント
リを示す。「プツシユ」操作が生じる時、スタツ
ク・ポインタの全ビツトは２だけ増分され、「プ
ツシユされた」目的物はスタツク・ポインタの新
らしい値によりアドレス指定された２倍ワードに
おかれる。「ポツプ」操作においては、スタツ
ク・ポインタはその時の値によりアドレス指定さ
れた２倍ワードは表示されたレジスタにおかれ、
このスタツク・ポインタの全ての32ビツトはこの
時２だけ減分される。 フレーム・ポインタ・レジスタはその時のフレ
ームにおける最初に使用可能な２倍ワードマイナ
ス２を示す。スタツク・リミツトはスタツクのオ
ーバーフローの判定に用いられる１つのアドレス
を含む。スタツク操作が目的物をスタツク上にプ
ツシユした後、スタツク・ポインタはスタツク・
リミツトと比較される。もしスタツク・ポインタ
がスタツク・リミツトよりも大きくなると、スタ
ツクの障害が信号される。スタツク・ベースはス
タツクのアンダーフローを判定するために用いら
れる１つのアドレスを含む。目的物をスタツクか
らポツプするスタツク操作の後、スタツク・ポイ
ンタはスタツク・ベースと比較される。もしスタ
ツク・ポインタがスタツク・ベースより小さけれ
ば、スタツク障害が信号される。 メモリー管理レジスタ ８つのレジスタがメモリーの管理のため使用さ
れ、このようなレジスタはそれぞれ32ビツトの精
度を有するセグメント基底レジスタ（SBR）と
して表示され、メモリーはその８つのセグメント
即ちリングに分割される。本文に説明したシステ
ムのSBRは、本システムのアドレス変換装置
（ATU）におけるスクラツチ・パツド・レジスタ
の一部として形成される。各SBRの１ビツトは、
これと関連するセグメントが参照され得るかどう
か（即ち、このようなセグメントに対する参照が
妥当かどうか）を表示する。別のビツトは、セグ
メント・オフセツト・フイールドの最大長さ、即
ちこの参照が１レベルのページ表であるか、２レ
ベルのページ表であるかを表示する。各セグメン
トの基底レジスタの第３のビツトは、Nova／
Eclipse Ｉ／０命令の有効アドレスをロードする
ためのNova／Eclipse命令が実行中であるかどう
かを表示する。別のビツトは「保護」ビツトを表
わし、これはＩ／０命令が実行可能かどうか、あ
るいはその実行がこのセグメントに与えられた保
護に対する違反となるかどうかを表示する。ビツ
トの内の19ビツトは表示されたページ表のメモリ
ーにおける物理的アドレスを識別する物理的アド
レスを含む。 全体システム 本発明の望ましい実施態様のブロツク図は第１
図に示される。本システムの中央処理装置
（CPU）部分は、演算論理装置（ALU）１１と、
命令処理装置１２と、マイクロ順序付け装置１３
と、アドレス変換装置（ATU）１４を含む。記
憶システムは、主記憶装置１６と、補助カツシエ
記憶装置１７と、バンク制御装置１８として識別
されるメモリ−制御装置とを含む。CPUのアド
レス・バス１９は、命令処理装置１２と、アドレ
ス変換装置１４および記憶システム間のアドレス
の転送を許容する。制御プロセサ・メモリー
（CPM）バス２０は、演算論理装置１１と、命令
処理装置１２と、アドレス変換装置１４と、記憶
システム１５間の命令およびオペランドの転送を
許容する。 Ｉ／０アドレス・バス２１およびＩ／０メモリ
ー／データ・バス２２は、Ｉ／０チヤネル装置２
３を介するＩ／０素子に対するアドレスおよびデ
ータのそれぞれの転送、および記憶システムと制
御盤制御処理装置２４間のこれ等の転送を可能に
する。システム全体の各装置間の制御信号の転送
のための適当な制御バスは、以下に更に詳細に説
明するバス２５〜３１として提供される。適当な
テレタイプおよびフロツピー・デイスクシステム
３３と３４はそれぞれ、特に適当なマイクロプロ
セサ・コンピユータ３５による制御盤制御処理装
置２４を介する診断操作モードにおいて本システ
ムにより使用可能である。 本文において説明される本システムの進歩性の
ある特質については、記憶システム、アドレス変
換装置、命令処理装置およびマイクロ順序付け装
置の更に詳細な論議を必要とする。演算論理装
置、制御盤制御処理装置およびその関連する制御
部を有するＩ／０チヤネル装置は詳細に説明する
必要はない。 記憶システム 本発明の望ましい実施態様によれば、記憶シス
テムは、２メガバイト以下の主記憶装置１６を含
み、必要に応じて本システムは例えば４メガバイ
ト等に更に拡張可能である。1000万バイトのメモ
リー迄システムの拡張を可能にするため物理アド
レス・フイールドには十分なビツトが残されるこ
とに注目すべきである。主記憶装置１６とシステ
ムの残部の間のインターフエースは２重ポート・
カツシエ記憶装置１７を介し、データは16バイト
のブロツクで主記憶装置とカツシエ記憶装置間で
転送される。このカツシエ記憶装置は、これを命
令処理装置における別個のカツシエ・メモリーと
識別するため通常「システム・カツシエ」（SYS
CACHE）と呼ばれ、この別のカツシエ・メモリ
ーは通常「命令カツシエ」（Ｉ CACHE）装置
と呼ばれる。このシステムカツシエ装置１７は、
その２つのポートの内のポート１７Ａでデータ転
送のためのCPU要求を取扱い、かつそのポート
１７ＢでＩ／０システムからの要求を取扱う。
CPUデータ転送は、「バイト同志整合された」転
送、「ワード同志整合された」転送および２倍ワ
ード転送を含み得る。Ｉ／０データ転送は、「ワ
ード同志整合された」転送、「２倍ワード同志整
合された」転送および16バイトのブロツク転送を
含み得る。 主記憶装置１６は第４図に示す如く、１乃至８
個の256キロバイトの記憶モジユールを含み得る。
各記憶モジユールは、各々16Kの39ビツト・ワー
ドの４つの面０〜３の形態で各モジユールに構成
された156の16K動的ランダム・アクセス・メモ
リー（RAM）のメモリー配列を含む。各ワード
は、以下に更に詳細に論述するようにデータの32
ビツトと７つの誤り訂正ビツトからなる。各記憶
モジユールのRAMに対する記憶タイミングおよ
び制御はメモリーのバンク制御ボード１８上で行
われる。メモリー・バンク制御ボードからの制御
信号は各記憶モジユールにおけるレジスタにクロ
ツクされ、その出力は「面０」RAMを駆動す
る。このようなレジスタからの出力はある固定時
間後「面１」RAMを駆動する別のレジスタにク
ロツクされる。このようなパイプライン操作は
「面２」RAMと「面３」RAMを介して続行し、
その結果４つの全ての面が固定された間隔（例、
110ナノ秒の間隔）で同じ制御信号を受取り、そ
の結果４つの連続する39ビツト・ワードのブロツ
クの転送を生じる。 メモリー・バンク制御ボード１８は３つの主な
機能を有する。先ず第一に、これはシステム・カ
ツシエ１７と主記憶装置１６の記憶モジユールと
の間のインターフエースを提供する。第２に、こ
の制御ボードは必要な誤り検査および訂正操作を
行い、第３に各記憶モジユールの動的RAMのリ
フレツシユ操作を制御する。システム・カツシエ
とバンク制御ボードとの間のインターフエースの
詳細については以下に更に詳細に論述する。 バンク制御ボードの誤り検査および訂正ロジツ
クは当技術において周知の如く７ビツトの誤り訂
正ハミング・コードを用いて単一ビツトの誤り訂
正と２ビツトの誤り検出を行う。各ビツト・デー
タ・ワードに対して生成された７ビツトの検査ビ
ツトは主記憶装置モジユールにおけるこのような
ワードと共に記憶される。このワードがその後メ
モリーから読出される時、39ビツトの全てが復号
されて７ビツトの症候群ビツトのパターンを生じ
るよう復号され、このパターンはもし単一ビツト
が誤りであるならばどれが誤りであるかを識別
し、１つ以上のビツトが誤りである時はそれを表
示する。訂正可能な単一ビツト誤りが生じる時、
制御ボードの制御処理装置２４が障害のあるビツ
トのアドレスおよび症候群ビツト・パターンを与
えられる。このデータはこれと同時に訂正され、
システムのクロツク期間、例えば公知の誤り訂正
操作によれば特定の実施態様では110ナノ秒と等
しい固定された時間的遅延の後システム・カツシ
エに対して送られ、パイプライン操作における残
るワードは、信号BL ERRORとして識別される
適当な禁止信号の使用により訂正された信号が使
用可能となる迄転送されることを阻止される。 単一ビツトの誤りが多重ビツトの誤りにならな
いように単一ビツトの誤りの実質的に即時の訂正
が望ましい。訂正されたデータが読出されて誤り
であることが判つた時だけこのデータがメモリー
に書戻される従来周知の手法が使用可能である。
このような手法の場合２つの問題が生じる。第一
に、瀕繁には読出されない記憶場所は瀕繁に訂正
されず、第二にもし故障が瀕繁にアクセスされる
記憶場所において生じるならばこの故障の訂正の
試みにかなりの時間が浪費され得ることである。
本発明のシステムは、各々の主記憶場所が検査さ
れて必要に応じて２秒毎に１回訂正されるように
全ての主記憶装置の場所をモニターするための別
のプロセスを用いることによりこのような問題を
避けることができる。このような検査はメモリー
のリフレツシユ・サイクルの間行われ、システム
に対するメモリーの可用度を減殺することはな
い。このような手法の詳細な説明は、参考のため
本文に引用される同時に出願されたM.Ziegler.
M.Druke.W.BaxerおよびJ.Van Roeckleの米国
特許出願に開示されている。 システム・カツシエ装置１７は主記憶装置１６
と本システムの残部との間の唯一の結合を表わ
し、一方は主としてCPUの要求を取扱うため、
他方は主としてＩ／０要求を取扱うための前記の
如き２つの要求側ポート１７Ａ，１７Ｂと主記憶
装置とを結合するための記憶システム・ポート３
８からなる。システム・カツシエボードは又、
Ｉ／０ポートと、その間の直接のブロツク転送を
行う記憶システム・ポートとの間に間接的なアク
セス経路３９を提供する。カツシエ・ボード１７
は又、Ｉ／０又はCPU要求ボートのいずれかか
らアクセス可能な16バイトのブロツク・サイズを
有する16キロバイトの直接マツプされた高速カツ
シエ・データ・ストア４０を含む。システム・カ
ツシエ装置１７、バンク制御装置１８および主記
憶装置１６の典型的な記憶モジユールにおいて使
用されるロジツクのブロツク図は第２図乃至第４
図に示される。 第２図において示される如く、システム・カツ
シエ・データ・ストア４０は、主記憶装置により
直接取扱われるＩ／０ポートからのブロツク転送
要求以外の、メモリーからのデータに対する全て
の要求を受取る。前述の特定の実施態様において
は、カツシエ・データ・ストアはCPORT１７Ａ
又はIPORT１７Ｂのアドレス入力でデータ・ア
ドレスを受取り、このアドレスはCPORTアドレ
ス・レジスタ４１又はIPORTアドレス・レジス
タ４２のいずれかにおかれる。入力アドレスは下
記の如くタツグ部分と、指標部分と、ワード・ポ
インタ部分とを含む。即ち、
【化】
このカツシエ・データ・ストア・アドレスの３
つの最下位ビツト２９〜３１はワード・ポインタ
を指示し、これはデータ・ストアの16バイトの８
ワード・ブロツクのブロツク内にある所要のワー
ドを識別する。残りのビツト９〜２８は、主記憶
装置から所要のブロツクを取出すため使用される
アドレスと正確に対応するブロツク・アドレスを
識別する。後者のビツトは図示の如くタツグ・ビ
ツト９〜１８と指標ビツト１９〜２８に分割され
る。 第２図に示されるシステム・カツシエは「タツ
グ」ストア装置４３を含む。データ・ストア４０
は4K×32ビツト・ワード（即ち、1Kの16バイ
ト・ブロツク）の高速メモリー配列であり、主記
憶装置からの１ブロツクのワードの複写を保持す
る。このデータ・ストアはカツシエ・データ・ス
トアのアドレス・ワードの指標およびワード・ポ
インタ・ビツトによりアドレス指定され、前述の
如く、指標はデータ・ストア４０内のブロツクの
10ビツト・アドレスであり、３ワードのポイン
タ・ビツトは選択されたブロツク内の所要ワード
を指示する。データ・ストア・ブロツクは同じ指
標を共用する主記憶装置のどのデータ・ブロツク
でも緩衝するため使用できる。 タツグ・ストア４３の機能は、主記憶装置から
の可能な多くのブロツクのどれがデータ・ストア
４０の各16バイトのブロツクにおいて緩衝される
かを識別することである。タツグ・ストア４３は
高速の1Kの12ビツト・ワード配列であり、記憶
アドレスの10ビツトの指標部分によつてアドレス
指定される。各12ビツト・ワードは、データ・ス
トア４０において緩衝される主記憶装置からのブ
ロツクを識別する10ビツトを含む。主記憶装置が
４メガバイト以下である時、このタツグの最初の
２ビツトは主記憶装置の容量の将来の拡張用とし
てのみ必要であり、零でよい。ビツト１０と１１
はデータの状態を表示するフラツグである。この
ように、「妥当」フラツグＶは識別可能なデー
タ・ストア・ブロツクが妥当なデータを含むこと
を表示する。例えば、もしＩ／０ポート操作が仮
にデータ・ストア４０において既に緩衝されたブ
ロツクの内容を修飾する主記憶装置に対するブロ
ツク「書込み」を要求するものとすれば、このブ
ロツクの妥当フラツグはそのデータがもはや妥当
ではないことを表示するようにリセツトされるこ
とになる。 「修飾」フラツグＭは、データ・ストア・ブロ
ツクの内容が修飾されたことを表示する。もしあ
るデータ・ブロツクが主記憶装置からの新しいデ
ータ・ブロツクに対する余地を作るためにデー
タ・ストア４０から取除かれるならば、この取り
除かれるデータ・ブロツクは、修飾されたデー
タ・フラツグがセツトされているとすれば、主記
憶装置に書戻される。 第２のタツグ・ストア装置４４はシステム・カ
ツシエボード上に示されるが、このタツグ・スト
アは以下に説明する命令カツシエ（ICACHE）
のタツグ・ストアと同じものである。ICACHE
タツグ・ストアは、メモリーに対する書込みが何
時命令処理装置における命令カツシエの内容に影
響を及ぼすかを判定するためシステム・カツシエ
ボード上で使用される。このような効果が入力ア
ドレスおよびICACHEアドレスのコンパレータ
４５における比較により示される如く生じるなら
ば、システム・カツシエは第２図に示される如く
「命令カツシエ書込み」信号を存続させることに
より命令処理装置に警告し、命令処理ボードにお
ける命令カツシエ（ICACHE）にこのように修
飾されたブロツクの場所を通知する。 システム・カツシエの作用においては全ての要
求は「読出し」要求であるものと最初に仮定され
るが、これは仮に「書込み」要求が生じても、書
込み操作が実施される前に書込まれるべきデータ
が読出されて修飾される（「読出し／修飾／書込
み」操作）ことを必要とすることがあり得るため
である。もし１つの要求が入力ポートに受取られ
る時システム・カツシエが使用中でなければ、デ
ータ・ストア４０とタツグ・ストア４３は前述の
如く受取つた入力アドレスの適当部分を用いて同
時にアクセスされる。アドレス指定されたデー
タ・ストア４０における場所からのデータは、書
込みデータ・レジスタ４６の内容が次のサイクル
においてマルチプレクサ４７およびバス・ドライ
バ装置４９を介してバス上に使用可能になり得る
ようなデータ転送が記憶装置に対する書き込み操
作であるならば、マルチプレクサ４８を介してカ
ツシエ書込みデータ・レジスタ４６にロードされ
る。もしこのデータが読出し操作であれば、デー
タ・ストア４０からのデータ出力は要求される如
くそれぞれマルチプレクサ４８およびドライバ装
置５０，５１を介してCPORT又はIPORTに提
供される。 タツグ・ストア４３からのデータは最初に要求
されたデータが実際にデータ・ストア４０にある
かどうかを判定するため検査される。タツグスト
アから読出されるワードのタツグ部分は、要求側
により提供されたアドレスのタツグ部分とコンパ
レータ５２において比較され、有効フラツグはこ
れがセツトされたことを知るため検査される。も
しこのような比較が成功すれば（システム・カツ
シエの「的中」）、データ・ストア４０からのデー
タは所要のデータであり、要求側はこれを受取る
こと、あるいはこれをメモリーに書込むことを許
容される。もしこの比較が失敗すれば（システ
ム・カツシエの「外れ」）、要求されたデータ・ブ
ロツクはカツシエ・データ・ストア４０にはな
く、主記憶装置から持つて来なければならない。
このような状態の発生は「カツシエ障害」条件と
呼ばれ、このような障害が生じる時は、要求側は
この障害が解消された後迄データにローデイング
することを禁止される。 一たん要求側に対してデータが使用可能となれ
ば要求側はデータの受入れを要求することを信号
しなければならず、データが最初に使用可能にな
る時要求側がこの動作を行わなければ、要求側が
データを受入れる意図を表示する迄読出し操作は
反復される。 データ・ストア４０におけるデータに対するア
クセスは完了迄に２システム・クロツク・サイク
ルを必要とするため、要求側から受取る如きカツ
シエ・アドレスが２つのアクセスが何時でも進行
中であり得るように「パイプ・ライン」化するこ
とができる。入力ポートの１つのアクセスを他の
入力ポートのそれと関連付けることによつてアク
セス要求をパイプ・ライン化すると云うこの能力
が長所となる。基本的なシステム・クロツクの周
波数の半分の周波数を有する適当なクロツキング
信号を用いて任意の時刻にどちらの要求側ポート
がカツシエ・データ・ストアをアクセスすること
を許容されたかを表示する。その結果、カツシエ
障害期間中を除いてCPUとＩ／０ポート・アク
セス間には干渉がない。唯一の例外は、Ｉ／０ポ
ートおよびCPUポートの相方が同時に同じデー
タ・ストア・ブロツクをアクセスするプロセスに
あることが許されないことである。読出し操作に
対するポート間の関連する操作の一例を以下に論
述する。記述する特定の事例においては、CPU
ポートの要求側は、読出し反復が生じるように
CPUポートの要求側は最初の機会にデータをと
ることは選択しない。
つの最下位ビツト２９〜３１はワード・ポインタ
を指示し、これはデータ・ストアの16バイトの８
ワード・ブロツクのブロツク内にある所要のワー
ドを識別する。残りのビツト９〜２８は、主記憶
装置から所要のブロツクを取出すため使用される
アドレスと正確に対応するブロツク・アドレスを
識別する。後者のビツトは図示の如くタツグ・ビ
ツト９〜１８と指標ビツト１９〜２８に分割され
る。 第２図に示されるシステム・カツシエは「タツ
グ」ストア装置４３を含む。データ・ストア４０
は4K×32ビツト・ワード（即ち、1Kの16バイ
ト・ブロツク）の高速メモリー配列であり、主記
憶装置からの１ブロツクのワードの複写を保持す
る。このデータ・ストアはカツシエ・データ・ス
トアのアドレス・ワードの指標およびワード・ポ
インタ・ビツトによりアドレス指定され、前述の
如く、指標はデータ・ストア４０内のブロツクの
10ビツト・アドレスであり、３ワードのポイン
タ・ビツトは選択されたブロツク内の所要ワード
を指示する。データ・ストア・ブロツクは同じ指
標を共用する主記憶装置のどのデータ・ブロツク
でも緩衝するため使用できる。 タツグ・ストア４３の機能は、主記憶装置から
の可能な多くのブロツクのどれがデータ・ストア
４０の各16バイトのブロツクにおいて緩衝される
かを識別することである。タツグ・ストア４３は
高速の1Kの12ビツト・ワード配列であり、記憶
アドレスの10ビツトの指標部分によつてアドレス
指定される。各12ビツト・ワードは、データ・ス
トア４０において緩衝される主記憶装置からのブ
ロツクを識別する10ビツトを含む。主記憶装置が
４メガバイト以下である時、このタツグの最初の
２ビツトは主記憶装置の容量の将来の拡張用とし
てのみ必要であり、零でよい。ビツト１０と１１
はデータの状態を表示するフラツグである。この
ように、「妥当」フラツグＶは識別可能なデー
タ・ストア・ブロツクが妥当なデータを含むこと
を表示する。例えば、もしＩ／０ポート操作が仮
にデータ・ストア４０において既に緩衝されたブ
ロツクの内容を修飾する主記憶装置に対するブロ
ツク「書込み」を要求するものとすれば、このブ
ロツクの妥当フラツグはそのデータがもはや妥当
ではないことを表示するようにリセツトされるこ
とになる。 「修飾」フラツグＭは、データ・ストア・ブロ
ツクの内容が修飾されたことを表示する。もしあ
るデータ・ブロツクが主記憶装置からの新しいデ
ータ・ブロツクに対する余地を作るためにデー
タ・ストア４０から取除かれるならば、この取り
除かれるデータ・ブロツクは、修飾されたデー
タ・フラツグがセツトされているとすれば、主記
憶装置に書戻される。 第２のタツグ・ストア装置４４はシステム・カ
ツシエボード上に示されるが、このタツグ・スト
アは以下に説明する命令カツシエ（ICACHE）
のタツグ・ストアと同じものである。ICACHE
タツグ・ストアは、メモリーに対する書込みが何
時命令処理装置における命令カツシエの内容に影
響を及ぼすかを判定するためシステム・カツシエ
ボード上で使用される。このような効果が入力ア
ドレスおよびICACHEアドレスのコンパレータ
４５における比較により示される如く生じるなら
ば、システム・カツシエは第２図に示される如く
「命令カツシエ書込み」信号を存続させることに
より命令処理装置に警告し、命令処理ボードにお
ける命令カツシエ（ICACHE）にこのように修
飾されたブロツクの場所を通知する。 システム・カツシエの作用においては全ての要
求は「読出し」要求であるものと最初に仮定され
るが、これは仮に「書込み」要求が生じても、書
込み操作が実施される前に書込まれるべきデータ
が読出されて修飾される（「読出し／修飾／書込
み」操作）ことを必要とすることがあり得るため
である。もし１つの要求が入力ポートに受取られ
る時システム・カツシエが使用中でなければ、デ
ータ・ストア４０とタツグ・ストア４３は前述の
如く受取つた入力アドレスの適当部分を用いて同
時にアクセスされる。アドレス指定されたデー
タ・ストア４０における場所からのデータは、書
込みデータ・レジスタ４６の内容が次のサイクル
においてマルチプレクサ４７およびバス・ドライ
バ装置４９を介してバス上に使用可能になり得る
ようなデータ転送が記憶装置に対する書き込み操
作であるならば、マルチプレクサ４８を介してカ
ツシエ書込みデータ・レジスタ４６にロードされ
る。もしこのデータが読出し操作であれば、デー
タ・ストア４０からのデータ出力は要求される如
くそれぞれマルチプレクサ４８およびドライバ装
置５０，５１を介してCPORT又はIPORTに提
供される。 タツグ・ストア４３からのデータは最初に要求
されたデータが実際にデータ・ストア４０にある
かどうかを判定するため検査される。タツグスト
アから読出されるワードのタツグ部分は、要求側
により提供されたアドレスのタツグ部分とコンパ
レータ５２において比較され、有効フラツグはこ
れがセツトされたことを知るため検査される。も
しこのような比較が成功すれば（システム・カツ
シエの「的中」）、データ・ストア４０からのデー
タは所要のデータであり、要求側はこれを受取る
こと、あるいはこれをメモリーに書込むことを許
容される。もしこの比較が失敗すれば（システ
ム・カツシエの「外れ」）、要求されたデータ・ブ
ロツクはカツシエ・データ・ストア４０にはな
く、主記憶装置から持つて来なければならない。
このような状態の発生は「カツシエ障害」条件と
呼ばれ、このような障害が生じる時は、要求側は
この障害が解消された後迄データにローデイング
することを禁止される。 一たん要求側に対してデータが使用可能となれ
ば要求側はデータの受入れを要求することを信号
しなければならず、データが最初に使用可能にな
る時要求側がこの動作を行わなければ、要求側が
データを受入れる意図を表示する迄読出し操作は
反復される。 データ・ストア４０におけるデータに対するア
クセスは完了迄に２システム・クロツク・サイク
ルを必要とするため、要求側から受取る如きカツ
シエ・アドレスが２つのアクセスが何時でも進行
中であり得るように「パイプ・ライン」化するこ
とができる。入力ポートの１つのアクセスを他の
入力ポートのそれと関連付けることによつてアク
セス要求をパイプ・ライン化すると云うこの能力
が長所となる。基本的なシステム・クロツクの周
波数の半分の周波数を有する適当なクロツキング
信号を用いて任意の時刻にどちらの要求側ポート
がカツシエ・データ・ストアをアクセスすること
を許容されたかを表示する。その結果、カツシエ
障害期間中を除いてCPUとＩ／０ポート・アク
セス間には干渉がない。唯一の例外は、Ｉ／０ポ
ートおよびCPUポートの相方が同時に同じデー
タ・ストア・ブロツクをアクセスするプロセスに
あることが許されないことである。読出し操作に
対するポート間の関連する操作の一例を以下に論
述する。記述する特定の事例においては、CPU
ポートの要求側は、読出し反復が生じるように
CPUポートの要求側は最初の機会にデータをと
ることは選択しない。
【表】
カツシエ書込み操作に対しては、メモリー書込
みアクセスが開始される時カツシエは読出し／修
飾／書込み操作が実施され従つて前述の如く読出
しを行うものと仮定する。しかし、もし仮に転送
が簡単な書き込み操作であるならば、実際に無駄
なデータ・ストア読出し操作の実施に時間が浪費
されないように入力するデータが書込まれる記憶
場所を決定するためタツグ・ストア情報が読出さ
れなければならない。単純な書込み操作、又は読
出し／修飾／書込み操作の書込み部分に対して
は、要求側は書込み転送（WT）信号を存続させ
て転送の完了を表示する。データを出力しレジス
タから記憶ポート３８へ駆動する代りに、システ
ム・カツシエは入力レジスタ５３に、サイクルの
終りにデータ・バスから書込まれるべきデータを
ロードし、これを次のサイクルの間にデータ・ス
トア４０に書込む。もしカツシエの障害がこのよ
うな書込み要求の結果生じるならば、システム・
カツシエは入力レジスタに書込まれるべきデータ
を受入れるが、これを前記障害が解消される迄デ
ータ・ストア４０に書込まない。読出し要求につ
いて既に述べた方法と同様な方法によるCPUポ
ート書込み要求の一例は以下に示される。
みアクセスが開始される時カツシエは読出し／修
飾／書込み操作が実施され従つて前述の如く読出
しを行うものと仮定する。しかし、もし仮に転送
が簡単な書き込み操作であるならば、実際に無駄
なデータ・ストア読出し操作の実施に時間が浪費
されないように入力するデータが書込まれる記憶
場所を決定するためタツグ・ストア情報が読出さ
れなければならない。単純な書込み操作、又は読
出し／修飾／書込み操作の書込み部分に対して
は、要求側は書込み転送（WT）信号を存続させ
て転送の完了を表示する。データを出力しレジス
タから記憶ポート３８へ駆動する代りに、システ
ム・カツシエは入力レジスタ５３に、サイクルの
終りにデータ・バスから書込まれるべきデータを
ロードし、これを次のサイクルの間にデータ・ス
トア４０に書込む。もしカツシエの障害がこのよ
うな書込み要求の結果生じるならば、システム・
カツシエは入力レジスタに書込まれるべきデータ
を受入れるが、これを前記障害が解消される迄デ
ータ・ストア４０に書込まない。読出し要求につ
いて既に述べた方法と同様な方法によるCPUポ
ート書込み要求の一例は以下に示される。
【表】
以上論述した事例は単一読出し又は単一書込み
の操作を示す。又、要求側が読出し転送（RT）
および（又は）書込み転送（WT）信号と共に新
らしいアドレスおよび開始信号を提供することも
可能であり、その結果単一ポートからの連続的な
読出し操作又は連続的な書込み操作は、カツシエ
障害が生じなければ、２カツシエ・サイクル毎に
（例えば、1CPUサイクルは２カツシエ・サイク
ルに等しい）に実施することが可能である。しか
し、もし読出しアクセスが書込み転送が行われる
と同時に開始されるならば、データ・ストア４０
はこの時書込まれつゝあるため次のサイクルにお
いて読出しは不可能である。このような条件が生
じると、読出し操作は完了のため更に２カツシ
エ・サイクルを必要とする。もし要求側が読出し
操作が書込み転送に続くことを知り無駄なサイク
ルを避けることを欲するならば、要求側は次のサ
イクル迄読出し要求の開始を遅れさせるか、ある
いは読出し要求を開始してデータ転送を要求する
前に別なサイクルを待機することができる。早期
にカツシエ障害の検出を可能にするため、別のサ
イクルの待機が後に続く読出しを開始することが
通常は更に望ましいが、いずれの場合でも、さも
なければ無駄になるサイクルにおいて有効な作業
を行うことができる。 後のサイクルにおける読出し転送および更に後
のサイクルにおける書込み転送が後続するアドレ
スと共にSTART信号およびWRITE信号を存続
させることによつて読出し／修飾／書込み操作が
実施可能である。信号WRITEがあるアクセスの
開始時に信号される時、システム・カツシエは書
込み転送が実施される迄にアクセスが完了したこ
とを考慮に入れない。このような操作の間、他の
全ての要求側は同じデータをアクセスすることを
禁止される。このため、全読出し／修飾／書込み
操作の間最初の要求側がバスを制御すると云う事
実によつて、同じ入力ポートを使用する要求側は
アクセスを行うことを禁止される。両方のポート
が同時に同じデータ・ストア・ブロツクをアクセ
スすることを禁止されると云う事実によつて、他
のポートにおける要求側はアクセスすることを阻
止される。このような禁止動作は又、システム・
カツシエがある操作の途中にある時別のポートに
おける要求側がカツシエ・データ・ストアからあ
るデータ・ブロツクを取出すことを阻止する。 書込み操作が前に表示されなかつた時システ
ム・カツシエボードが書込み転送要求を受取るな
らば、あるいはこのカツシエボードが読出しおよ
び書込みの転送要求を同時に受取るならば、シス
テム・カツシエ・データ・ストアへのアクセスは
どのデータの転送も生じることなく打切られる。
もしこのような同時の読出しおよび書込み転送要
求が開始要求後の次のサイクルの始めに存続させ
られるならば、アクセスは不要なカツシエ障害表
示を開始することさえなく避けることができる。 前記の転送に加えて、システム・カツシエボー
ドは入力ポートと主記憶装置間の直接書込み転送
を行う能力を有し、このようなデータ通信量はカ
ツシエ・データ・ストア４０の内容に影響を与え
ることなく取扱いが可能である。もし要求された
転送がブロツク書込み転送であれば、データはデ
ータ書込みレジスタ４０Ａ、マルチプレクサ４８
および書込みデータ・レジスタ４６を介して主記
憶装置に直接書込まれる。Ｉ／０ポートにおける
データ転送は、転送されるべきＩ／０ブロツクと
同じ指標を有するデータのアクセスの過程に
CPUポートがある時は許容されない。データ読
出し／修飾／書込み転送も又本システムにより許
容されない。 第２図に示される全システム・カツシエのブロ
ツク図において、CPU要求ポートおよびＩ／０
要求ポートに対する入力レジスタはデータ・レジ
スタ５４と５５として示される。このようなレジ
スタにおけるデータと関連するアドレスはCPU
アドレス・レジスタ４１とＩ／０アドレス・レジ
スタ４２に与えられ、各アドレスは前に述べた如
き指標、タツグおよびワードの各ポインタを含ん
でいる。 第２図に示されたシステム・カツシエボード１
７の特定ロジツク図は第５図乃至第４３図に示さ
れ、これ等の図にはこれに示されるシステム・カ
ツシエ１７の各部分の特定の実施態様を更に詳細
に示すように適当な表示がなされている。 第５図はカツシエ・データ・ストア４０を示
し、第６図はタツグ・ストア４３を、第７図は
ICACHEタツグ・ストア複写装置４４を、第８
図はタツグ・ストア・コンパレータ５２を、第９
図はICACHEタツグ・ストア・コンパレータ４
５を、第１０図はCPORTおよびIPORTレジス
タ４１，４２と書戻しタツグ装置を、第１１図お
よび第１２図は第２図のINDEX SV WP SV装
置を、第１３図はINDEXおよびWPマルチプレ
クサ装置を、第１４図はデータ書込みレジスタ４
０Ａを、第１５図はマルチプレクサ装置４８とこ
のマルチプレクサに入力を与える指標ドライバ装
置４８′を、第１６図は書込みデータ・レジスタ
４６を、第１７図はマルチプレクサ装置４７を、
第１８図はドライバ装置５０，５１とこれに関連
するドライバ・ロジツクを、第１９図は
INDEX／INDEX SVコンパレータ装置を、第２
０図はCPUバツフア・データ・レジスタ５４と
Ｉ／０バツフア・データ・レジスタ５５とCRD
INレジスタ５３を示す。特定のシステム・カツ
シエ・パリテイ・ロジツクは第２１図乃至第２５
図に示される。主記憶装置および他のインターフ
エース制御ロジツクは第２６図乃至第２８図に示
される。すべてのデータ処理システムボードにお
けるように、その種々の装置についての十分な制
御信号が提供されねばならず、第５図乃至第２７
図に示されるシステム・カツシエボードの特定の
実施態様に対する制御ロジツクは第２９図乃至第
４３図に示される。 第３図は、図の左側のシステム・カツシエと図
の右側の記憶モジユールとの間をインターフエー
スするバンク制御ボード１８の全体ブロツク図を
示している。７つのパリテイ・ビツトを含むRD
０〜３８の如く識別される記憶モジユールから読
出されるワードはシステム・カツシエに転送する
ためバンク制御ボードに与えられ、このワードは
CRDPAR０〜３として識別されるこれも又４つ
のパリテイ・ビツトを与える誤り訂正ロジツク７
０を介して第３図におけるCRD０〜３１として
識別される。主記憶装置モジユールに書込まれる
べきアドレスおよびデータ・ワードはシステム・
カツシエから与えられ、これ等のワードはCA／
WD PAR０〜３として識別されるそのためのパ
リテイ・ビツトと共に、CA／WR０〜３１とし
て識別され、このデータは誤り訂正ロジツク７０
を介してWD０〜３１およびパリテイ・ビツト
WD３２〜３８の如き記憶モジユールに対する書
込みデータ・バスに与えられる。このためのアド
レスは、所要の記憶モジユール（MODSEL０〜
３）（16個以下のモジユールを識別）を選択し、
選択されたモジユール（ADDR０〜７）内の所
要のRAMを選択するため必要とされる情報の形
態で与えられる。 更に、バンク制御ボードは、必要に応じてこれ
に応答する主記憶装置に対して以降の制御信号を
与える。信号RASおよびCASは、主記憶装置の
RAMに対する行アドレスおよび列アドレスのス
トローブ信号を表わす。信号LDOUTはその時の
サイクルの終りにおいて選択されたモジユールを
その出力レジスタにロードさせ、次のサイクルの
間このモジユールをしてレジスタが出力レジスタ
の内容を読出しデータ・バスに置くことを可能に
させる。信号LDINは、選択されたモジユールを
して次のサイクルの間書込みバスからデータを受
入れさせ、このデータを続くサイクルの間RAM
に書込ませる。信号REFRESHは行アドレス・
ストローブ（RAS）信号のみに対するモジユー
ル選択をオーバーライドする。リフレツシユ操作
の間は通常１つのモジユールが読出され、他の全
てのモジユールはRASリフレツシユを実施する
のみである。 バンク制御ボードは又システム・カツシエをイ
ンターフエースして、32ビツトのワード（CRD
０〜３１）をバイト・パリテイに対する４パリテ
イ・ビツト（CRD PAR０〜３）と共にカツシエ
へ与え、バイト・パリテイ・ビツト（CA／WD
PAR０〜３）と共にカツシエから32ビツトのア
ドレスおよびデータ・ワード（CA／WA０−３
１）を受取る。バンク制御ボードは又下記の制御
信号をカツシエへ与える。BC BUSY信号は、バ
ンク制御ボードがBC START（下記参照）要求
を受入れることが不能であることを表示する。信
号BC ERRORは、最終サイクルにおける読出し
データ・バスにおかれたデータ・ワードが訂正可
能な誤りを含み、その時のサイクルの間バス上に
あるデータに対する訂正されたワードと置換され
ねばならないことを表示する。信号BC ERROR
が一たん存続させられると、同じブロツク転送の
全ての後続ワードも又誤り訂正ロジツクを通過さ
せられる。従つて、信号BC ERRORは各ブロツ
ク転送毎に１回だけ存続させられることが必要で
ある。 信号BC DATABACKは、転送される４ワー
ド・ブロツクの最初のワードが次のサイクルの読
出しデータ・バスに存在することを表示する。信
号BC REJECTは、バンク制御ボードがその時
のサイクルの終りに書込みデータ・バスの内容を
受入れることができないことを表示する。信号
BC STARTは、バンク制御ボードの転送操作が
開始することを表示する。 第３図のバンク制御ボード１８の特定の装置に
対する特定ロジツク図が第４４図乃至第６３図に
示され、これ等の図はこれに示されたバンク制御
装置（コントローラ）１８の各部の特定の実施態
様を更に詳細に示すよう適当に表示される。 誤り訂正ロジツク７０は第４４図乃至第６３図
に示され、第４４図に示されたマルチプレクサ・
ストア装置と、Ｃビツト生成装置第４５図と、第
４６図に示す（32ビツト）レジスタと（８ビツ
ト）レジスタと、第４７図に示した書込みデー
タ・バスに対するドライバと、第４８図に示した
Ｓビツト・生成装置を含む。又、第４９図に示し
た読出し保管レジスタと、第５０図に示したＳ保
管レジスタと、第５１図に示した読出しパリテイ
保管レジスタおよびパリテイ・ロジツクと、第５
２図に示した誤り訂正ロジツクとを含む。直接読
出しドライバ装置は第５３図に示される。 第３図の下部の制御装置に関してはＲ／Ｗモジ
ユール選択装置とRADDRおよびCADR装置が第
５４図に示され、MODSEL装置およびそのドラ
イバは第５５図に示され、ADDRESS装置とそ
のドライバは第５６図に示される。 アドレスおよびデータ転送およびメモリーリフ
レツシユ操作のための適当なタイミング兼制御ロ
ジツクが第５７図乃至第５９図に示され、記憶モ
ジユールに与えられる主な制御信号に対するドラ
イバは第６０図に示され、種々のバス・インター
フエース・ロジツクは第６１図乃至第６３図に示
す如くである。 第４図は本発明の主記憶装置の典形的な記憶モ
ジユールに対する全体ブロツク図で、各々16Kの
39ビツト・ワードの面０〜３で識別できる４面と
して構成される動的なNMOSランダムアクセ
ス・メモリー（RAM）のメモリー配列６０を示
す。このメモリー配列に書込まれるワードはバツ
フア６２を介してWD０〜３８としてバンク・コ
ントローラから受取られる。偶数の面０および２
に記憶されるワードは偶数面のデータ・レジスタ
６３に記憶され、奇数の面１および３に記憶され
るワードは奇数面データ・レジスタ６４に記憶さ
れる。制御信号はバンク・コントローラから制御
ロジツク６５に与えられる。モジユール選択コー
ド・ビツトMODSEL０〜３はコンパレータ６６
に与えられて、もし特定のモジユールが選択され
たならば信号MODSELを提供する。制御ロジツ
ク６５からの制御信号は適当なラツチング回路６
７に与えられて、ドライバ６１を介してメモリー
配列の作用を制御するための適当な信号を提供す
る。メモリー・バンク・コントローラからの制御
信号は最初面０のラツチング・レジスタ６７Ａに
クロツクされ、その出力はドライバ６１Ａを介し
て面０のRAMを駆動する。最初のラツチ・レジ
スタの出力は、固定された期間後に面１のRAM
を駆動する次のラツチ・レジスタ・セツト６７Ｂ
にクロツクされるものである。このようなパイプ
ライン操作は、４つの全てのRAM面が固定され
た間隔で同じ制御信号を受取るように面２と面３
のRAMを駆動するため続行し、その結果４つの
連続する39ビツト・ワードのブロツクの転送を生
じる。バンク・コントローラからのRAMアドレ
スは８ビツトを含むが、前述の16KのRAMに対
しては僅かに７ビツトのアドレスが使用されるに
過ぎず、別のビツトは将来の可能性のある拡張を
可能にする。このように、アドレス指定されたビ
ツトADR０〜５は固定された間隔の面０〜３の
ラツチ６７Ａ〜６７Ｄの各々に対し固定された間
隔でクロツクされる。ADR６は面０のラツチ信
号RPLORASと共にRAM選択ロジツク６８に与
えられ、面０のラツチ・レジスタ６７Ａに対する
JADR６信号を提供する。信号RASとCASは、
RAMに対する行アドレス・ストローブ（RAS）
と列アドレス・ストローブ（CAS）信号を駆動
するため制御ロジツク６５とラツチ、レジスタ６
７を介して必要な制御信号を提供する。 制御ロジツク６５の入力側に対する信号
LDOUTは、その時のサイクルの終りにモジユー
ルをしてその出力レジスタにロードさせ、次のサ
イクルの間データ・アウト・レジスタおよびマル
チプレクサ・ロジツク６９および読出しバス・ド
ライバ６９Ａを介してこれを読出しデータ・バス
に対して使用可能にさせる。制御ロジツク６５に
対する入力側の信号LDINは、以降のサイクルに
おいてRAMに書込ませるため、モジユールをし
て書込みデータ・バスからレジスタ６３と６４を
介してデータを受入れさせる。以下のタイミング
図は、各々の固定された時間間隔におけるブロツ
ク読出しおよびブロツク書込みの諸操作のための
種々の信号の状態を示す（これ迄に述べた特定の
実施態様においては、例えば各サイクルは110ns
であり得る）。明らかなように、面０〜３のデー
タは読出し操作において順次に与えられ、入力デ
ータはこの面に順次書込まれる。
の操作を示す。又、要求側が読出し転送（RT）
および（又は）書込み転送（WT）信号と共に新
らしいアドレスおよび開始信号を提供することも
可能であり、その結果単一ポートからの連続的な
読出し操作又は連続的な書込み操作は、カツシエ
障害が生じなければ、２カツシエ・サイクル毎に
（例えば、1CPUサイクルは２カツシエ・サイク
ルに等しい）に実施することが可能である。しか
し、もし読出しアクセスが書込み転送が行われる
と同時に開始されるならば、データ・ストア４０
はこの時書込まれつゝあるため次のサイクルにお
いて読出しは不可能である。このような条件が生
じると、読出し操作は完了のため更に２カツシ
エ・サイクルを必要とする。もし要求側が読出し
操作が書込み転送に続くことを知り無駄なサイク
ルを避けることを欲するならば、要求側は次のサ
イクル迄読出し要求の開始を遅れさせるか、ある
いは読出し要求を開始してデータ転送を要求する
前に別なサイクルを待機することができる。早期
にカツシエ障害の検出を可能にするため、別のサ
イクルの待機が後に続く読出しを開始することが
通常は更に望ましいが、いずれの場合でも、さも
なければ無駄になるサイクルにおいて有効な作業
を行うことができる。 後のサイクルにおける読出し転送および更に後
のサイクルにおける書込み転送が後続するアドレ
スと共にSTART信号およびWRITE信号を存続
させることによつて読出し／修飾／書込み操作が
実施可能である。信号WRITEがあるアクセスの
開始時に信号される時、システム・カツシエは書
込み転送が実施される迄にアクセスが完了したこ
とを考慮に入れない。このような操作の間、他の
全ての要求側は同じデータをアクセスすることを
禁止される。このため、全読出し／修飾／書込み
操作の間最初の要求側がバスを制御すると云う事
実によつて、同じ入力ポートを使用する要求側は
アクセスを行うことを禁止される。両方のポート
が同時に同じデータ・ストア・ブロツクをアクセ
スすることを禁止されると云う事実によつて、他
のポートにおける要求側はアクセスすることを阻
止される。このような禁止動作は又、システム・
カツシエがある操作の途中にある時別のポートに
おける要求側がカツシエ・データ・ストアからあ
るデータ・ブロツクを取出すことを阻止する。 書込み操作が前に表示されなかつた時システ
ム・カツシエボードが書込み転送要求を受取るな
らば、あるいはこのカツシエボードが読出しおよ
び書込みの転送要求を同時に受取るならば、シス
テム・カツシエ・データ・ストアへのアクセスは
どのデータの転送も生じることなく打切られる。
もしこのような同時の読出しおよび書込み転送要
求が開始要求後の次のサイクルの始めに存続させ
られるならば、アクセスは不要なカツシエ障害表
示を開始することさえなく避けることができる。 前記の転送に加えて、システム・カツシエボー
ドは入力ポートと主記憶装置間の直接書込み転送
を行う能力を有し、このようなデータ通信量はカ
ツシエ・データ・ストア４０の内容に影響を与え
ることなく取扱いが可能である。もし要求された
転送がブロツク書込み転送であれば、データはデ
ータ書込みレジスタ４０Ａ、マルチプレクサ４８
および書込みデータ・レジスタ４６を介して主記
憶装置に直接書込まれる。Ｉ／０ポートにおける
データ転送は、転送されるべきＩ／０ブロツクと
同じ指標を有するデータのアクセスの過程に
CPUポートがある時は許容されない。データ読
出し／修飾／書込み転送も又本システムにより許
容されない。 第２図に示される全システム・カツシエのブロ
ツク図において、CPU要求ポートおよびＩ／０
要求ポートに対する入力レジスタはデータ・レジ
スタ５４と５５として示される。このようなレジ
スタにおけるデータと関連するアドレスはCPU
アドレス・レジスタ４１とＩ／０アドレス・レジ
スタ４２に与えられ、各アドレスは前に述べた如
き指標、タツグおよびワードの各ポインタを含ん
でいる。 第２図に示されたシステム・カツシエボード１
７の特定ロジツク図は第５図乃至第４３図に示さ
れ、これ等の図にはこれに示されるシステム・カ
ツシエ１７の各部分の特定の実施態様を更に詳細
に示すように適当な表示がなされている。 第５図はカツシエ・データ・ストア４０を示
し、第６図はタツグ・ストア４３を、第７図は
ICACHEタツグ・ストア複写装置４４を、第８
図はタツグ・ストア・コンパレータ５２を、第９
図はICACHEタツグ・ストア・コンパレータ４
５を、第１０図はCPORTおよびIPORTレジス
タ４１，４２と書戻しタツグ装置を、第１１図お
よび第１２図は第２図のINDEX SV WP SV装
置を、第１３図はINDEXおよびWPマルチプレ
クサ装置を、第１４図はデータ書込みレジスタ４
０Ａを、第１５図はマルチプレクサ装置４８とこ
のマルチプレクサに入力を与える指標ドライバ装
置４８′を、第１６図は書込みデータ・レジスタ
４６を、第１７図はマルチプレクサ装置４７を、
第１８図はドライバ装置５０，５１とこれに関連
するドライバ・ロジツクを、第１９図は
INDEX／INDEX SVコンパレータ装置を、第２
０図はCPUバツフア・データ・レジスタ５４と
Ｉ／０バツフア・データ・レジスタ５５とCRD
INレジスタ５３を示す。特定のシステム・カツ
シエ・パリテイ・ロジツクは第２１図乃至第２５
図に示される。主記憶装置および他のインターフ
エース制御ロジツクは第２６図乃至第２８図に示
される。すべてのデータ処理システムボードにお
けるように、その種々の装置についての十分な制
御信号が提供されねばならず、第５図乃至第２７
図に示されるシステム・カツシエボードの特定の
実施態様に対する制御ロジツクは第２９図乃至第
４３図に示される。 第３図は、図の左側のシステム・カツシエと図
の右側の記憶モジユールとの間をインターフエー
スするバンク制御ボード１８の全体ブロツク図を
示している。７つのパリテイ・ビツトを含むRD
０〜３８の如く識別される記憶モジユールから読
出されるワードはシステム・カツシエに転送する
ためバンク制御ボードに与えられ、このワードは
CRDPAR０〜３として識別されるこれも又４つ
のパリテイ・ビツトを与える誤り訂正ロジツク７
０を介して第３図におけるCRD０〜３１として
識別される。主記憶装置モジユールに書込まれる
べきアドレスおよびデータ・ワードはシステム・
カツシエから与えられ、これ等のワードはCA／
WD PAR０〜３として識別されるそのためのパ
リテイ・ビツトと共に、CA／WR０〜３１とし
て識別され、このデータは誤り訂正ロジツク７０
を介してWD０〜３１およびパリテイ・ビツト
WD３２〜３８の如き記憶モジユールに対する書
込みデータ・バスに与えられる。このためのアド
レスは、所要の記憶モジユール（MODSEL０〜
３）（16個以下のモジユールを識別）を選択し、
選択されたモジユール（ADDR０〜７）内の所
要のRAMを選択するため必要とされる情報の形
態で与えられる。 更に、バンク制御ボードは、必要に応じてこれ
に応答する主記憶装置に対して以降の制御信号を
与える。信号RASおよびCASは、主記憶装置の
RAMに対する行アドレスおよび列アドレスのス
トローブ信号を表わす。信号LDOUTはその時の
サイクルの終りにおいて選択されたモジユールを
その出力レジスタにロードさせ、次のサイクルの
間このモジユールをしてレジスタが出力レジスタ
の内容を読出しデータ・バスに置くことを可能に
させる。信号LDINは、選択されたモジユールを
して次のサイクルの間書込みバスからデータを受
入れさせ、このデータを続くサイクルの間RAM
に書込ませる。信号REFRESHは行アドレス・
ストローブ（RAS）信号のみに対するモジユー
ル選択をオーバーライドする。リフレツシユ操作
の間は通常１つのモジユールが読出され、他の全
てのモジユールはRASリフレツシユを実施する
のみである。 バンク制御ボードは又システム・カツシエをイ
ンターフエースして、32ビツトのワード（CRD
０〜３１）をバイト・パリテイに対する４パリテ
イ・ビツト（CRD PAR０〜３）と共にカツシエ
へ与え、バイト・パリテイ・ビツト（CA／WD
PAR０〜３）と共にカツシエから32ビツトのア
ドレスおよびデータ・ワード（CA／WA０−３
１）を受取る。バンク制御ボードは又下記の制御
信号をカツシエへ与える。BC BUSY信号は、バ
ンク制御ボードがBC START（下記参照）要求
を受入れることが不能であることを表示する。信
号BC ERRORは、最終サイクルにおける読出し
データ・バスにおかれたデータ・ワードが訂正可
能な誤りを含み、その時のサイクルの間バス上に
あるデータに対する訂正されたワードと置換され
ねばならないことを表示する。信号BC ERROR
が一たん存続させられると、同じブロツク転送の
全ての後続ワードも又誤り訂正ロジツクを通過さ
せられる。従つて、信号BC ERRORは各ブロツ
ク転送毎に１回だけ存続させられることが必要で
ある。 信号BC DATABACKは、転送される４ワー
ド・ブロツクの最初のワードが次のサイクルの読
出しデータ・バスに存在することを表示する。信
号BC REJECTは、バンク制御ボードがその時
のサイクルの終りに書込みデータ・バスの内容を
受入れることができないことを表示する。信号
BC STARTは、バンク制御ボードの転送操作が
開始することを表示する。 第３図のバンク制御ボード１８の特定の装置に
対する特定ロジツク図が第４４図乃至第６３図に
示され、これ等の図はこれに示されたバンク制御
装置（コントローラ）１８の各部の特定の実施態
様を更に詳細に示すよう適当に表示される。 誤り訂正ロジツク７０は第４４図乃至第６３図
に示され、第４４図に示されたマルチプレクサ・
ストア装置と、Ｃビツト生成装置第４５図と、第
４６図に示す（32ビツト）レジスタと（８ビツ
ト）レジスタと、第４７図に示した書込みデー
タ・バスに対するドライバと、第４８図に示した
Ｓビツト・生成装置を含む。又、第４９図に示し
た読出し保管レジスタと、第５０図に示したＳ保
管レジスタと、第５１図に示した読出しパリテイ
保管レジスタおよびパリテイ・ロジツクと、第５
２図に示した誤り訂正ロジツクとを含む。直接読
出しドライバ装置は第５３図に示される。 第３図の下部の制御装置に関してはＲ／Ｗモジ
ユール選択装置とRADDRおよびCADR装置が第
５４図に示され、MODSEL装置およびそのドラ
イバは第５５図に示され、ADDRESS装置とそ
のドライバは第５６図に示される。 アドレスおよびデータ転送およびメモリーリフ
レツシユ操作のための適当なタイミング兼制御ロ
ジツクが第５７図乃至第５９図に示され、記憶モ
ジユールに与えられる主な制御信号に対するドラ
イバは第６０図に示され、種々のバス・インター
フエース・ロジツクは第６１図乃至第６３図に示
す如くである。 第４図は本発明の主記憶装置の典形的な記憶モ
ジユールに対する全体ブロツク図で、各々16Kの
39ビツト・ワードの面０〜３で識別できる４面と
して構成される動的なNMOSランダムアクセ
ス・メモリー（RAM）のメモリー配列６０を示
す。このメモリー配列に書込まれるワードはバツ
フア６２を介してWD０〜３８としてバンク・コ
ントローラから受取られる。偶数の面０および２
に記憶されるワードは偶数面のデータ・レジスタ
６３に記憶され、奇数の面１および３に記憶され
るワードは奇数面データ・レジスタ６４に記憶さ
れる。制御信号はバンク・コントローラから制御
ロジツク６５に与えられる。モジユール選択コー
ド・ビツトMODSEL０〜３はコンパレータ６６
に与えられて、もし特定のモジユールが選択され
たならば信号MODSELを提供する。制御ロジツ
ク６５からの制御信号は適当なラツチング回路６
７に与えられて、ドライバ６１を介してメモリー
配列の作用を制御するための適当な信号を提供す
る。メモリー・バンク・コントローラからの制御
信号は最初面０のラツチング・レジスタ６７Ａに
クロツクされ、その出力はドライバ６１Ａを介し
て面０のRAMを駆動する。最初のラツチ・レジ
スタの出力は、固定された期間後に面１のRAM
を駆動する次のラツチ・レジスタ・セツト６７Ｂ
にクロツクされるものである。このようなパイプ
ライン操作は、４つの全てのRAM面が固定され
た間隔で同じ制御信号を受取るように面２と面３
のRAMを駆動するため続行し、その結果４つの
連続する39ビツト・ワードのブロツクの転送を生
じる。バンク・コントローラからのRAMアドレ
スは８ビツトを含むが、前述の16KのRAMに対
しては僅かに７ビツトのアドレスが使用されるに
過ぎず、別のビツトは将来の可能性のある拡張を
可能にする。このように、アドレス指定されたビ
ツトADR０〜５は固定された間隔の面０〜３の
ラツチ６７Ａ〜６７Ｄの各々に対し固定された間
隔でクロツクされる。ADR６は面０のラツチ信
号RPLORASと共にRAM選択ロジツク６８に与
えられ、面０のラツチ・レジスタ６７Ａに対する
JADR６信号を提供する。信号RASとCASは、
RAMに対する行アドレス・ストローブ（RAS）
と列アドレス・ストローブ（CAS）信号を駆動
するため制御ロジツク６５とラツチ、レジスタ６
７を介して必要な制御信号を提供する。 制御ロジツク６５の入力側に対する信号
LDOUTは、その時のサイクルの終りにモジユー
ルをしてその出力レジスタにロードさせ、次のサ
イクルの間データ・アウト・レジスタおよびマル
チプレクサ・ロジツク６９および読出しバス・ド
ライバ６９Ａを介してこれを読出しデータ・バス
に対して使用可能にさせる。制御ロジツク６５に
対する入力側の信号LDINは、以降のサイクルに
おいてRAMに書込ませるため、モジユールをし
て書込みデータ・バスからレジスタ６３と６４を
介してデータを受入れさせる。以下のタイミング
図は、各々の固定された時間間隔におけるブロツ
ク読出しおよびブロツク書込みの諸操作のための
種々の信号の状態を示す（これ迄に述べた特定の
実施態様においては、例えば各サイクルは110ns
であり得る）。明らかなように、面０〜３のデー
タは読出し操作において順次に与えられ、入力デ
ータはこの面に順次書込まれる。
【表】
【表】
前述の如き所要動作を得る第４図のブロツク図
に示した諸装置の構成のための更に詳細な理論回
路は第６４図乃至第７８図に示される。データ・
イン・レジスタ６３と６４はそれぞれ第６４図と
第６５図に示される。メモリー配列６０は第６６
図乃至第７３図に示され、その内の面0RAMお
よびそのための制御入力回路は第６６図および第
６７図に示され、面1RAMとその制御入力回路
は第６８図と第６９図に示され、面2RAMとそ
の制御入力回路は第７０図と第７１図に示され、
面3RAMとその制御入力回路は第７２図と第７
３図に示される。データ・アウト・レジスタとマ
ルチプレクサ装置６９は第７４図に示される。ラ
ツチング兼ドライバ・ロジツクは第７５図に示さ
れる。RAM選択論理装置（RAMSEL LOGIC）
は第７６図に示され、MODSELコンパレータ装
置６６と種々の制御ロジツク装置とこれと関連す
るラツチング回路およびバンク・コントローラ装
置１８からの入力制御信号は第７７図に示され
る。記憶モジユール・タイミング・ロジツクは第
７８図に示される。 アドレス変換装置 アドレス変換装置（ATU）１４は第７９図乃
至第８１図に全体的に示され、この装置の主な機
能はユーザの論理アドレス（LA）を前述のプロ
セサの記憶モジユールの物理 アドレス・スペー
スにおける対応する物理 アドレス（PA）に変
換することである。このような変換操作は実際上
２つの方法で為される。即ち１つはシステム・カ
ツシエ又は論理アドレスのフイールド内に指定さ
れた特定のページ表のエントリにおける主記憶装
置からページをアクセスして、このアクセスされ
たページを、通常そのシーケンスを長いアドレス
変換（LAT）と呼ぶアドレス変換の実施に使用
するため変換ストア装置におくことにより、又他
の方法はLATが実施された後アクセスのため既
に選択されたページおよび変換ストアに既に存在
するLATにより選択されたページに対する更な
る照合をアクセスすることによつて行われる。後
者の変換は加速されたアドレス照合を提供し、各
長いアドレス変換（LAT）の終わりに、アクセ
スされた物理 ページのアドレスを保管すること
により達成可能である。前述の如く、関与する物
理 ページは第７９図に示されたATU変換スト
ア１００における高速のランダム・アクセス・メ
モリー（RAM）フアイルに記憶される。 ATU変換ストア１００に記憶される物理 ペ
ージにおけるアドレスの変換はCPUの１つの操
作時間サイクル内でプロセサにとつて使用可能で
あるが、長いアドレス変換は通常、問題のページ
がシステム・カツシエ・メモリーにおいて使用可
能である単一レベル・ページ表照合（例、３サイ
クル）又は２レベル・ページ表照合（例、５サイ
クル）を必要とする照合のための複数のこのよう
なサイクルを要する。もし関与するページがシス
テム・カツシエ・メモリーに見出すことができ
ず、主記憶装置からアクセスされねばならないな
らば、更に長い時間が必要とされる。 ATUの２次的機能は、本システムがその拡張
である従来のシステムのあらゆる操作、例えば、
これ迄に述べたシステムにおいて有効かつコンパ
テイブルな方法で前掲の文献に述べた如き全ての
Eclipseのメモリー管理処理装置（MMPU1）の
アドレス変換操作をエミユレートすることであ
る。 このエミユレートされた動作については後によ
り詳細に記述する。 論理ワード・アドレス（１つの位置右寄せされ
る時バイト・アドレスは１つのワード・アドレス
を生じる）の変換について更に明瞭に理解するた
めに、論理ワード・アドレスは下記の如く定義す
ることができる。即ち、
に示した諸装置の構成のための更に詳細な理論回
路は第６４図乃至第７８図に示される。データ・
イン・レジスタ６３と６４はそれぞれ第６４図と
第６５図に示される。メモリー配列６０は第６６
図乃至第７３図に示され、その内の面0RAMお
よびそのための制御入力回路は第６６図および第
６７図に示され、面1RAMとその制御入力回路
は第６８図と第６９図に示され、面2RAMとそ
の制御入力回路は第７０図と第７１図に示され、
面3RAMとその制御入力回路は第７２図と第７
３図に示される。データ・アウト・レジスタとマ
ルチプレクサ装置６９は第７４図に示される。ラ
ツチング兼ドライバ・ロジツクは第７５図に示さ
れる。RAM選択論理装置（RAMSEL LOGIC）
は第７６図に示され、MODSELコンパレータ装
置６６と種々の制御ロジツク装置とこれと関連す
るラツチング回路およびバンク・コントローラ装
置１８からの入力制御信号は第７７図に示され
る。記憶モジユール・タイミング・ロジツクは第
７８図に示される。 アドレス変換装置 アドレス変換装置（ATU）１４は第７９図乃
至第８１図に全体的に示され、この装置の主な機
能はユーザの論理アドレス（LA）を前述のプロ
セサの記憶モジユールの物理 アドレス・スペー
スにおける対応する物理 アドレス（PA）に変
換することである。このような変換操作は実際上
２つの方法で為される。即ち１つはシステム・カ
ツシエ又は論理アドレスのフイールド内に指定さ
れた特定のページ表のエントリにおける主記憶装
置からページをアクセスして、このアクセスされ
たページを、通常そのシーケンスを長いアドレス
変換（LAT）と呼ぶアドレス変換の実施に使用
するため変換ストア装置におくことにより、又他
の方法はLATが実施された後アクセスのため既
に選択されたページおよび変換ストアに既に存在
するLATにより選択されたページに対する更な
る照合をアクセスすることによつて行われる。後
者の変換は加速されたアドレス照合を提供し、各
長いアドレス変換（LAT）の終わりに、アクセ
スされた物理 ページのアドレスを保管すること
により達成可能である。前述の如く、関与する物
理 ページは第７９図に示されたATU変換スト
ア１００における高速のランダム・アクセス・メ
モリー（RAM）フアイルに記憶される。 ATU変換ストア１００に記憶される物理 ペ
ージにおけるアドレスの変換はCPUの１つの操
作時間サイクル内でプロセサにとつて使用可能で
あるが、長いアドレス変換は通常、問題のページ
がシステム・カツシエ・メモリーにおいて使用可
能である単一レベル・ページ表照合（例、３サイ
クル）又は２レベル・ページ表照合（例、５サイ
クル）を必要とする照合のための複数のこのよう
なサイクルを要する。もし関与するページがシス
テム・カツシエ・メモリーに見出すことができ
ず、主記憶装置からアクセスされねばならないな
らば、更に長い時間が必要とされる。 ATUの２次的機能は、本システムがその拡張
である従来のシステムのあらゆる操作、例えば、
これ迄に述べたシステムにおいて有効かつコンパ
テイブルな方法で前掲の文献に述べた如き全ての
Eclipseのメモリー管理処理装置（MMPU1）の
アドレス変換操作をエミユレートすることであ
る。 このエミユレートされた動作については後によ
り詳細に記述する。 論理ワード・アドレス（１つの位置右寄せされ
る時バイト・アドレスは１つのワード・アドレス
を生じる）の変換について更に明瞭に理解するた
めに、論理ワード・アドレスは下記の如く定義す
ることができる。即ち、
【化】
こゝで明らかなように、セグメント・アドレス
と論理ページ・アドレスは21ビツトの長さであ
り、このセグメントと論理ページ・アドレスは２
つのフイールド・即ちタツグ・フイールドと指標
フイールドとに分割される。タツグ・フイールド
はビツトLA２〜１４と定義され、指標フイール
ドはビツトLA１プラスビツト１５〜２１と定義
される。 第７９図で判るように、論理ワード・アドレス
LA０〜３１が論理アドレス・バス２６における
演算論理装置（ALU）から受取られる時、これ
は論理アドレス・レジスタ（LAR）１０１にラ
ツチされる。指標ビツトLA１５〜２１は直接論
理アドレス・バスから得られて４つのRAMスト
アをアドレス指定し、その最初のものはATUの
物理 アドレス（PA）変換ストア１００に保管
された物理 アドレスと対応する論理アドレスの
タツグ部分を保持するタツグストア１０２であ
る。指標ビツトLA１５〜２１は又以下に論述す
るように妥当性記憶RAM装置１０３と保護記憶
RAM装置１０４にも与えられる。 もし物理 アドレス変換ストア１００が妥当な
アドレス変換を含むならば、メモリー・アクセス
が開始される時論理アドレスは論理アドレス・レ
ジスタ１０１にロードされ、指標（ビツトLA１
５〜２１）はこのストアにおける１つの場所を選
択するため使用される。 前述の特定のシステムにおいては、仮に変換ス
トア１００のこのような場所に妥当なアドレス変
換が存在しても、このアドレス変換は適正なもの
ではないかもしれない。論理アドレスの各指標
（および変換ストアにおける各アドレスの場所）
と対応して、各々が独自の物理 ページ・アドレ
スと対応する選択された数の可能な「タツグ」が
存在する。このようなタツグの唯一つとその対応
する物理 ページ・アドレスが変換ストア１００
の指標により選択された場所に保管可能である。
従つて、問題となる指標と対応しその時タツグ・
ストア１０２に記憶されている「タツグ」（TAG
２−１４）はコンパレータ１０５において論理ア
ドレス・レジスタ（LA２〜１４）における「タ
ツグ」と比較される。もしこの「タツグ」が対応
すれば、変換ストア１００に含まれたアドレス変
換は適正なものであり、所要の物理 アドレス
（コンパレータ１０５の出力側のATU HIT信号
により示される）を与えるため使用することがで
きる。もしこれ等のタツグが整合しなければ、シ
ステム・カツシエ又は主記憶装置から所要の物理
ページ・アドレスを得るため長いアドレス変換
操作が行われなければならない。ATU変換スト
ア１００に以前に含まれていた物理 ページ・ア
ドレスを置換するためこのLAT手順によつてア
クセスされる物理 ページ・アドレスは、適当な
転送バス（CPMバス２０）におかれる。長いア
ドレス変換の完了時に、論理アドレス・レジスタ
（LAR２〜１４）から得られる「タツグ」はタツ
グ・ストア１０２の指標によつて選択される場所
に書込まれ、記憶データ・レジスタ１０６（MD
１８〜３１）からの物理 ページ・アドレスは変
換ストア１００の指標によつて指定される場所に
書込まれる。 第７９図に示されるATUの構成は又、物理
ページ・アドレス（PA）バス２７に所望の物理
ページ・アドレス表の変換された物理 アドレ
スをおくために使用される装置を含む。物理 ペ
ージ表のアドレスの他の可能性のある３つのソー
スが存在し、その第１はこれも又アドレス変換装
置のスクラツチ・パツド装置におくことができる
セグメント基底レジスタのビツトSBR１８〜３
１である。このアドレスは、２レベルのページ表
の上位のページ表（HOPT）又は１レベルのペ
ージ表の下位のページ表（LOPT）を照合するた
め使用される。セグメント基底レジスタはATU
におかれるため、このようなアドレスはLA１８
〜３１として論理アドレス・バス２６から得るこ
とができる。 下記の表Ａ，Ｂは、主記憶装置における１レベ
ルおよび２レベルのページ表を横行探索すること
により論理アドレスから物理アドレスが得られる
長いアドレス変換を実施するためアドレス変換装
置（ATU）によつて開始される制御動作の結果
を示している。表Ａは１レベルのページ表の横行
探索を示し、表Ｂは２レベルのページ表の横行探
索を示し、最終的な物理 アドレスの物理 アド
レス・ビツト３〜２１（即ち、所要のメモリー割
当てデータ）は変換ストア１００におかれ、その
結果対応する論理アドレスがその後変換を要求す
る時、物理 アドレスが使用可能であり
（ATUHITが生じる）、その後の長いアドレス変
換に対する必要はなくなる。
と論理ページ・アドレスは21ビツトの長さであ
り、このセグメントと論理ページ・アドレスは２
つのフイールド・即ちタツグ・フイールドと指標
フイールドとに分割される。タツグ・フイールド
はビツトLA２〜１４と定義され、指標フイール
ドはビツトLA１プラスビツト１５〜２１と定義
される。 第７９図で判るように、論理ワード・アドレス
LA０〜３１が論理アドレス・バス２６における
演算論理装置（ALU）から受取られる時、これ
は論理アドレス・レジスタ（LAR）１０１にラ
ツチされる。指標ビツトLA１５〜２１は直接論
理アドレス・バスから得られて４つのRAMスト
アをアドレス指定し、その最初のものはATUの
物理 アドレス（PA）変換ストア１００に保管
された物理 アドレスと対応する論理アドレスの
タツグ部分を保持するタツグストア１０２であ
る。指標ビツトLA１５〜２１は又以下に論述す
るように妥当性記憶RAM装置１０３と保護記憶
RAM装置１０４にも与えられる。 もし物理 アドレス変換ストア１００が妥当な
アドレス変換を含むならば、メモリー・アクセス
が開始される時論理アドレスは論理アドレス・レ
ジスタ１０１にロードされ、指標（ビツトLA１
５〜２１）はこのストアにおける１つの場所を選
択するため使用される。 前述の特定のシステムにおいては、仮に変換ス
トア１００のこのような場所に妥当なアドレス変
換が存在しても、このアドレス変換は適正なもの
ではないかもしれない。論理アドレスの各指標
（および変換ストアにおける各アドレスの場所）
と対応して、各々が独自の物理 ページ・アドレ
スと対応する選択された数の可能な「タツグ」が
存在する。このようなタツグの唯一つとその対応
する物理 ページ・アドレスが変換ストア１００
の指標により選択された場所に保管可能である。
従つて、問題となる指標と対応しその時タツグ・
ストア１０２に記憶されている「タツグ」（TAG
２−１４）はコンパレータ１０５において論理ア
ドレス・レジスタ（LA２〜１４）における「タ
ツグ」と比較される。もしこの「タツグ」が対応
すれば、変換ストア１００に含まれたアドレス変
換は適正なものであり、所要の物理 アドレス
（コンパレータ１０５の出力側のATU HIT信号
により示される）を与えるため使用することがで
きる。もしこれ等のタツグが整合しなければ、シ
ステム・カツシエ又は主記憶装置から所要の物理
ページ・アドレスを得るため長いアドレス変換
操作が行われなければならない。ATU変換スト
ア１００に以前に含まれていた物理 ページ・ア
ドレスを置換するためこのLAT手順によつてア
クセスされる物理 ページ・アドレスは、適当な
転送バス（CPMバス２０）におかれる。長いア
ドレス変換の完了時に、論理アドレス・レジスタ
（LAR２〜１４）から得られる「タツグ」はタツ
グ・ストア１０２の指標によつて選択される場所
に書込まれ、記憶データ・レジスタ１０６（MD
１８〜３１）からの物理 ページ・アドレスは変
換ストア１００の指標によつて指定される場所に
書込まれる。 第７９図に示されるATUの構成は又、物理
ページ・アドレス（PA）バス２７に所望の物理
ページ・アドレス表の変換された物理 アドレ
スをおくために使用される装置を含む。物理 ペ
ージ表のアドレスの他の可能性のある３つのソー
スが存在し、その第１はこれも又アドレス変換装
置のスクラツチ・パツド装置におくことができる
セグメント基底レジスタのビツトSBR１８〜３
１である。このアドレスは、２レベルのページ表
の上位のページ表（HOPT）又は１レベルのペ
ージ表の下位のページ表（LOPT）を照合するた
め使用される。セグメント基底レジスタはATU
におかれるため、このようなアドレスはLA１８
〜３１として論理アドレス・バス２６から得るこ
とができる。 下記の表Ａ，Ｂは、主記憶装置における１レベ
ルおよび２レベルのページ表を横行探索すること
により論理アドレスから物理アドレスが得られる
長いアドレス変換を実施するためアドレス変換装
置（ATU）によつて開始される制御動作の結果
を示している。表Ａは１レベルのページ表の横行
探索を示し、表Ｂは２レベルのページ表の横行探
索を示し、最終的な物理 アドレスの物理 アド
レス・ビツト３〜２１（即ち、所要のメモリー割
当てデータ）は変換ストア１００におかれ、その
結果対応する論理アドレスがその後変換を要求す
る時、物理 アドレスが使用可能であり
（ATUHITが生じる）、その後の長いアドレス変
換に対する必要はなくなる。
【化】
１レベルのページ表変換のため変換されるべき
論理ワード・アドレスは表Ａに示される書式を有
する。このワード・アドレスのビツト１〜３は８
つのセグメント基底レジスタ（SBR）の１つを
指定する。ATUはこの妥当SBRの内容を用いて
表の点に示される如くあるページ表エントリ
（PTE）の物理 アドレスを形成する。 選択されたSBRは、ページ表の横行探索が１
レベル（ビツト１が零）のページ表であるか、２
レベル（ビツト１が１）のページ表であるかを指
定するビツト（ビツト１）を含む。表Ａにおいて
は、ページ表エントリ・アドレスは選択されたペ
ージ表の開始アドレスを含みページ表エントリ・
オフセツトはその内のページ・アドレスを指定す
る。 この物理 ページ・アドレスを形成するため、
ATUは表の点で示す物理 アドレスから開始
する。このアドレスはPTEアドレスのビツト３
〜２１となる。論理ワード・アドレスのビツト１
３〜２１はPTEアドレスのビツト２２〜３０と
なる。ATUはPTEアドレスの右側に零を付属さ
せ、29ビツトのワード・アドレスを形成する。 PTEアドレスのビツト３〜２１（前記ステツ
プでは不変）は１つのページ表の開始アドレスを
指定する。PTEアドレスのビツト２２〜３１は
この表の始めからあるPTE（表でPTEoと表示）
へのオフセツトを指定する。このPTEは表の
で示される如くメモリーの１つのページの開始ア
ドレスを指定する。 ページ・アドレスであるPTEoビツト１３〜３
１は表Ａので示す如く物理 アドレスのビツト
３〜２１となる。論理ワード・アドレスのビツト
２２〜３１に指定されたページ・オフセツト・フ
イールドは物理 アドレスのビツト２２〜３１と
なる。これは元のワード・アドレスから変換され
た物理 ワード・アドレスである。物理 アドレ
ス・ビツト３〜２１は、同じワード・アドレスが
以降の変換を要求するならば、後で使用するため
のメモリー割当てデータとして変換ストアにおか
れる。１レベルのページ表を使用する時に論理ワ
ード・アドレスのビツト４〜１２は零でなければ
ならないことは注目されたい。もしこれ等のビツ
トが零でなくSBRのビツト１が１レベルのペー
ジ表が要求されることを表示するならば、ページ
障害が生じる。
論理ワード・アドレスは表Ａに示される書式を有
する。このワード・アドレスのビツト１〜３は８
つのセグメント基底レジスタ（SBR）の１つを
指定する。ATUはこの妥当SBRの内容を用いて
表の点に示される如くあるページ表エントリ
（PTE）の物理 アドレスを形成する。 選択されたSBRは、ページ表の横行探索が１
レベル（ビツト１が零）のページ表であるか、２
レベル（ビツト１が１）のページ表であるかを指
定するビツト（ビツト１）を含む。表Ａにおいて
は、ページ表エントリ・アドレスは選択されたペ
ージ表の開始アドレスを含みページ表エントリ・
オフセツトはその内のページ・アドレスを指定す
る。 この物理 ページ・アドレスを形成するため、
ATUは表の点で示す物理 アドレスから開始
する。このアドレスはPTEアドレスのビツト３
〜２１となる。論理ワード・アドレスのビツト１
３〜２１はPTEアドレスのビツト２２〜３０と
なる。ATUはPTEアドレスの右側に零を付属さ
せ、29ビツトのワード・アドレスを形成する。 PTEアドレスのビツト３〜２１（前記ステツ
プでは不変）は１つのページ表の開始アドレスを
指定する。PTEアドレスのビツト２２〜３１は
この表の始めからあるPTE（表でPTEoと表示）
へのオフセツトを指定する。このPTEは表の
で示される如くメモリーの１つのページの開始ア
ドレスを指定する。 ページ・アドレスであるPTEoビツト１３〜３
１は表Ａので示す如く物理 アドレスのビツト
３〜２１となる。論理ワード・アドレスのビツト
２２〜３１に指定されたページ・オフセツト・フ
イールドは物理 アドレスのビツト２２〜３１と
なる。これは元のワード・アドレスから変換され
た物理 ワード・アドレスである。物理 アドレ
ス・ビツト３〜２１は、同じワード・アドレスが
以降の変換を要求するならば、後で使用するため
のメモリー割当てデータとして変換ストアにおか
れる。１レベルのページ表を使用する時に論理ワ
ード・アドレスのビツト４〜１２は零でなければ
ならないことは注目されたい。もしこれ等のビツ
トが零でなくSBRのビツト１が１レベルのペー
ジ表が要求されることを表示するならば、ページ
障害が生じる。
【化】
丁度１レベルのページ表変換プロセスにおける
如く、表Ｂに示された２レベルのページ表変換に
おいてはプロセサが物理 アドレスを生成する。
変換される論理ワード・アドレスは表に示された
書式を有し、ステツプ１乃至４は、論理ワード・
アドレスのビツト４〜１２がPTEアドレスのビ
ツト２２〜３０となる点を除けば、表Ａにおける
ものと実質的に同じである。ATUはPTEアドレ
スの右側に零を付属させ、29ビツトのワード・ア
ドレスを形成する。このワード・アドレスのビツ
ト１〜３は８つのセグメント基底レジスタ
（SBR）の１つを指定する。 PTEアドレスのビツト３〜２１はページ表の
開始アドレスを指定する。PTEアドレスのビツ
ト２２〜３１は表の始めからあるPTE（PTEoで
表示）へのオフセツトを指定する。PTEはある
ページ表の開始アドレスを指定する。このよう
に、ATUはこゝでにおけるアドレスから第２
のPTEのアドレスを構成する。第１の（PTEo）
のビツト１３〜３１において指定された物理 ア
ドレスは第２のPTEnのアドレスのビツト３〜３
１となる。論理ワード・アドレスのビツト１３〜
２１は第２のPTEのアドレスのビツト２２〜３
０になる。ATUは29ビツトのワード・アドレス
を形成するため第２のPTEアドレスの右側に零
を付加する。 第２のPTEアドレスのビツト３〜２１は第２
のページ表の開始アドレスを指定する。第２の
PTEアドレスのビツト２２〜３１は第２の表の
始めからPTE（表ＢではPTEnと表示）へのオフ
セツトを指定する。第２のPTEは表Ｂにで示
す如くあるページの開始アドレスを指定する。 ページ・アドレスである第２のPTEnのビツト
１３〜３１は物理 アドレスのビツト３〜２１と
なり、論理ワード・アドレスのビツト２２〜３１
に指定されたページ・オフセツトは表Ｂので示
される如く物理 アドレスのビツト２２〜３１と
なる。この最終値が最終的な物理 ワード・アド
レスである。 ２レベルのページ表の下位のページ表に対する
物理 ページ表アドレスは、主記憶装置から取出
されねばならない上位のページ表エントリ
（HOPTE）のビツト１８〜３１にある。このよ
うに、物理 ページ表アドレスの第２の可能なソ
ースは、MD１８〜３１として物理 記憶データ
（CPM）バス２０に到達するデータを保持する記
憶データ・レジスタ（MD）１０５である。適当
なページ表のマルチプレクサ１０７は、２つのソ
ースの内のどちらがその出力が使用可能状態にさ
れる時、物理 アドレス・バスを駆動するかを選
択するため使用される。 第３の最後のソースは物理 モード・バツフア
１０８を介して直接物理 ページ・アドレス・バ
ス２７を駆動しようとし、このようなバツフアは
論理アドレス・バスのビツトLA８〜２１から直
接物理 メモリー（PHY８−２１）をアドレス
指定するため使用される。このバツフアは、この
モードにおける物理 アドレスが論理アドレスと
同じであつて変換が不要であるため、ATU装置
がOFFに切換えられる（即ち、アドレス変換が
必要とされない）時使用可能状態にされる。 物理 アドレスのビツトPHY２２〜３１は変
位ビツトによりオフセツトされ、このオフセツト
に対する可能性のある３つの起点がある。このオ
フセツトの第１のソースは、目的ページにおける
オフセツトと共に、物理 モードにある間（アド
レス変換は不要）ビツトが使用される論理アドレ
ス・バスのビツトLA２２〜３１からのものであ
る。オフセツトの第２のソースは、長いアドレス
変換において上位のページ表内のオフセツトとし
て使用される論理アドレス・レジスタのビツト
LAR４〜１２（表Ｂにおける２レベルのページ
表のビツトと呼ばれる）である。このソースは僅
かに９ビツトの長さであり、ページ表のエントリ
は偶数ワードの境界に整合される２倍ワードであ
るため、最下位ビツトに零ビツトを付加すること
により10ビツトのオフセツト（PHY２２〜３１
を形成する）が構成される。オフセツトに対する
最終ソースは、長いアドレス変換において下位の
ページ表内のオフセツトとして使用される論理ア
ドレス・レジスタのビツトLAR１３〜２１（前
掲の表Ｂにおける１レベルのページ表ビツトと呼
ばれる）である。零のビツトはこのソースの最下
位ビツトに対しても付加される。オフセツト・マ
ルチプレクサ１０９はこのような３つのオフセツ
ト・ソースの所要の１つを選択するため使用され
る。 以下の論議は、長いアドレス変換を行う際主記
憶装置における下位および上位のページ表エント
リ・アドレスを形成するためのアドレス・ビツ
ト・ソースを要約するものである。このページ表
エントリのアドレスは、セグメント基底レジスタ
（SBR）におけるアドレス・フイールドおよび論
理アドレス・レジスタにおけるアドレスフイール
ドから形成される。セグメント基底レジスタのア
ドレス・フイールドは下記の如く表わすことがで
きる。即ち、
如く、表Ｂに示された２レベルのページ表変換に
おいてはプロセサが物理 アドレスを生成する。
変換される論理ワード・アドレスは表に示された
書式を有し、ステツプ１乃至４は、論理ワード・
アドレスのビツト４〜１２がPTEアドレスのビ
ツト２２〜３０となる点を除けば、表Ａにおける
ものと実質的に同じである。ATUはPTEアドレ
スの右側に零を付属させ、29ビツトのワード・ア
ドレスを形成する。このワード・アドレスのビツ
ト１〜３は８つのセグメント基底レジスタ
（SBR）の１つを指定する。 PTEアドレスのビツト３〜２１はページ表の
開始アドレスを指定する。PTEアドレスのビツ
ト２２〜３１は表の始めからあるPTE（PTEoで
表示）へのオフセツトを指定する。PTEはある
ページ表の開始アドレスを指定する。このよう
に、ATUはこゝでにおけるアドレスから第２
のPTEのアドレスを構成する。第１の（PTEo）
のビツト１３〜３１において指定された物理 ア
ドレスは第２のPTEnのアドレスのビツト３〜３
１となる。論理ワード・アドレスのビツト１３〜
２１は第２のPTEのアドレスのビツト２２〜３
０になる。ATUは29ビツトのワード・アドレス
を形成するため第２のPTEアドレスの右側に零
を付加する。 第２のPTEアドレスのビツト３〜２１は第２
のページ表の開始アドレスを指定する。第２の
PTEアドレスのビツト２２〜３１は第２の表の
始めからPTE（表ＢではPTEnと表示）へのオフ
セツトを指定する。第２のPTEは表Ｂにで示
す如くあるページの開始アドレスを指定する。 ページ・アドレスである第２のPTEnのビツト
１３〜３１は物理 アドレスのビツト３〜２１と
なり、論理ワード・アドレスのビツト２２〜３１
に指定されたページ・オフセツトは表Ｂので示
される如く物理 アドレスのビツト２２〜３１と
なる。この最終値が最終的な物理 ワード・アド
レスである。 ２レベルのページ表の下位のページ表に対する
物理 ページ表アドレスは、主記憶装置から取出
されねばならない上位のページ表エントリ
（HOPTE）のビツト１８〜３１にある。このよ
うに、物理 ページ表アドレスの第２の可能なソ
ースは、MD１８〜３１として物理 記憶データ
（CPM）バス２０に到達するデータを保持する記
憶データ・レジスタ（MD）１０５である。適当
なページ表のマルチプレクサ１０７は、２つのソ
ースの内のどちらがその出力が使用可能状態にさ
れる時、物理 アドレス・バスを駆動するかを選
択するため使用される。 第３の最後のソースは物理 モード・バツフア
１０８を介して直接物理 ページ・アドレス・バ
ス２７を駆動しようとし、このようなバツフアは
論理アドレス・バスのビツトLA８〜２１から直
接物理 メモリー（PHY８−２１）をアドレス
指定するため使用される。このバツフアは、この
モードにおける物理 アドレスが論理アドレスと
同じであつて変換が不要であるため、ATU装置
がOFFに切換えられる（即ち、アドレス変換が
必要とされない）時使用可能状態にされる。 物理 アドレスのビツトPHY２２〜３１は変
位ビツトによりオフセツトされ、このオフセツト
に対する可能性のある３つの起点がある。このオ
フセツトの第１のソースは、目的ページにおける
オフセツトと共に、物理 モードにある間（アド
レス変換は不要）ビツトが使用される論理アドレ
ス・バスのビツトLA２２〜３１からのものであ
る。オフセツトの第２のソースは、長いアドレス
変換において上位のページ表内のオフセツトとし
て使用される論理アドレス・レジスタのビツト
LAR４〜１２（表Ｂにおける２レベルのページ
表のビツトと呼ばれる）である。このソースは僅
かに９ビツトの長さであり、ページ表のエントリ
は偶数ワードの境界に整合される２倍ワードであ
るため、最下位ビツトに零ビツトを付加すること
により10ビツトのオフセツト（PHY２２〜３１
を形成する）が構成される。オフセツトに対する
最終ソースは、長いアドレス変換において下位の
ページ表内のオフセツトとして使用される論理ア
ドレス・レジスタのビツトLAR１３〜２１（前
掲の表Ｂにおける１レベルのページ表ビツトと呼
ばれる）である。零のビツトはこのソースの最下
位ビツトに対しても付加される。オフセツト・マ
ルチプレクサ１０９はこのような３つのオフセツ
ト・ソースの所要の１つを選択するため使用され
る。 以下の論議は、長いアドレス変換を行う際主記
憶装置における下位および上位のページ表エント
リ・アドレスを形成するためのアドレス・ビツ
ト・ソースを要約するものである。このページ表
エントリのアドレスは、セグメント基底レジスタ
（SBR）におけるアドレス・フイールドおよび論
理アドレス・レジスタにおけるアドレスフイール
ドから形成される。セグメント基底レジスタのア
ドレス・フイールドは下記の如く表わすことがで
きる。即ち、
【化】
１レベル（下位）又は２レベル（上位）のペー
ジ表エントリのどちらが呼出されるかに従つて、
ビツト４〜１２を含むSBRアドレス・フイール
ド又はビツト１３〜２１を含むSBRアドレス・
フイールドが記憶データ・レジスタ１０５に転送
されてページ表エントリの上位ビツトを形成す
る。前述の如く、８つのSBRレジスタがATUに
おけるスクラツチ・パツド・レジスタの256の場
所の内の８つに配置される。セグメント基底レジ
スタのためのこのようなスクラツチ・パツドの場
所の使用は、セグメント即ちリングの保護記憶シ
ステムにおけるセグメント基底レジスタ（又はこ
れと比較し得るレジスタ）が全て主記憶装置にお
ける指定された場所におかれる従来公知のシステ
ムと対比できる。これ等を本システムの処理装置
におかれたスクラツチ・パツド・メモリーにおく
事により、ATU装置における如く、上位のペー
ジ表エントリ・ビツトが、主記憶装置から取出す
のに必要なよりも更に早く取得され、従つてペー
ジ表エントリが可能な早さがかなり改善される。 あるSBR（前に「Ｖ」ビツトとして識別され
た）のビツトの１つはSBRの内容が妥当かどう
かを判定するため試験される。別のビツト「Ｌ」
ビツトとして識別）は、適正なフイールドが記憶
データ・レジスタに与えられるように１レベル又
は２レベルのページ表エントリのどちらが要求さ
れるかを判定するため試験される。 SBRの他のビツト・フイールドは、ロード有
効アドレス（LEF）命令（このLEF命令は本文
で引用した文献において更に詳細に説明される
Eclipse命令セツトの一部である）とＩ／Ｏ命令
のどちらが要求されるかを判定するため使用され
る。このように選択された状態においては、
LEF使用可能ビツトがLEF命令を使用可能状態
にし、Ｉ／Ｏ保護ビツトの選択された状態はＩ／
Ｏ命令が許容されるかどうかを決定する。SBR
の残りのフイールドはアドレス・オフセツト・ビ
ツトを含む。 第７９図でも判るように、メモリーの参照毎に
種々の保護検査が行われ、この保護検査は、どん
な障害が生じたかに従つて適当な障害マイクロ・
コード・ルーチンを開始するためCPDバス２５
におけるドライバ１１２を介してマイクロ・シー
ケンサ（以下に述べる）に対し与えられる適正な
障害コード・ビツト（FLTCD０〜３）を提供す
るため、保護記憶装置１０４、保護ロジツク装置
１１０およびリング保護ロジツク装置１１１の使
用によつて行われる。 下記の６つの保護検査を行うことができる。即
ち、 １ 妥当性記憶保護 ２ 読出し保護 ３ 書込み保護 ４ 実行の保護 ５ 据置き保護 ６ リング最大化保護 妥当性記憶保護検査は、記憶参照が行われるメ
モリーの対応ブロツクが割当てられておりかつシ
ステムのその時のユーザにとつてアクセス可能で
あるかどうかを判定する。この妥当性記憶フイー
ルドは、例えば、セグメント基底レジスタ（前述
の如くATUボード上にある）の各々のビツト零、
又は上位ページ表エントリ・アドレスおよび下位
ページ表エントリ・アドレスの各々におけるビツ
ト零における１ビツトのフイールドである。特定
の実施態様においては、例えば、「１」は対応す
るブロツクがそのように割当てられてアクセス可
能であることを表示し、「０」はユーザがこのよ
うな記憶ブロツクを使用できないことを表示す
る。 一般に、新らしいユーザがシステムに入る時、
オペレーテイング・システムを含むものを除いて
このユーザに割当てられる論理アドレス・スペー
スにおける全てのページおよびセグメントは無効
であると表示される。次に妥当性ビツトは、シス
テムが論理 メモリーをこの新らしいユーザに割
当て開始する時妥当であるとセツトされる。もし
ユーザが無効なページ、又は無効なページ表、又
は無効なセグメントに対してメモリー照合を行う
ならば、このメモリー照合は打切られて次に妥当
性記憶保護の誤りがCPDバス上の障害コード・
ビツトにより信号される。 読出し保護フイールドは下位ページ表エント
リ・アドレスの各々における選択されたビツト
（例えば、ビツト２）に通常おかれる１ビツト・
フイールドであり、その検査は対応する目的ペー
ジがその時のユーザにより読出され得るかどうか
を判定する。もしこのページが読出し不能であれ
ば、CPDバス上の障害ビツトにより読出し誤り
が信号される。同様に、書込み保護誤りフイール
ドの検査が対応する目的ページがその時のユーザ
により書込み可能であるかどうかを判定し、もし
ユーザが許容されないページに対し書込みを試み
るならば、適当な書込み誤りが障害コード・ビツ
トにより信号される。 実行保護フイールドは下位のページ表エント
リ・アドレスの各々における選択されたビツト
（例、ビツト４）におかれる１ビツトのフイール
ドであり、その検査は対応する目的ページからの
命令がその時のユーザにより実行可能かどうかを
判定する。もしこの命令取出しが許容されなけれ
ば、CPDバス上の障害コード・ビツトにより実
行の誤りが信号される。実行の保護は通常１つの
ページの内の最初の取出しの間だけ検査され、こ
の目的のために命令プロセサにより保持される最
初の取出しからの物理 ページ・アドレスを用い
て別の命令取出しが実施される。 ユーザがメモリーのある場所を参照しようとし
てこのため間接アドレスのチエーンを使用中、選
択された数以上の前記間接アドレスのチエーンに
遭遇するならば、システムはそのオペレーシヨン
を打切る。例えば、論議中のシステムにおいて16
以上の間接アドレスのチエーンと遭遇するなら
ば、そのオペレーシヨンは適宜打切られてCPD
バス上の障害コード・ビツトにより据置き誤りが
信号される。このような保護は、例えばシステム
がループ操作を行い、そのオペレーシヨンにおけ
る障害の故に、ループ操作から抜け出せず間接ル
ープ・アドレス指定プロセスは反復し続ける時に
通常用いられる。 ユーザがその時の実行リング（CRE１〜３）
よりも下位のリング（セグメント）におけるメモ
リーの論議場所を参照することを試みる時、リン
グ最大化保護が用いられる。このような操作はシ
ステムにより許されないため、その時使用中のも
のより下位のリングをユーザが照合しようとしか
つリング最大化誤りがCPDバス上に信号される
ならばこの操作は打切らなければならない。論理
アドレス・スペースが８つのリング又はセグメン
トに分割されるため、ユーザが参照を欲するリン
グは例えば論理アドレスのビツト１〜３によつて
表示され得る。 このような保護検査に対して使用される特定の
論理回路（即ち、保護ストア１０４、保護ロジツ
ク１１０、およびこれと関連する保護ロジツク１
１１）を第８０図および第８１図に示す。このよ
うに、読出し誤り、書込み誤り、実行誤りおよび
妥当性誤りの信号の生成のためのロジツクは第８
０図に示され、据置誤りおよびリング最大化誤り
の信号の生成のためのロジツクは第８１図に示さ
れる。 保護システムに関しては、論理アドレス・スペ
ースが８つの階層域（即ち、「リング」又は「セ
グメント」）に区分されるため、この区分は論理
アドレスのセグメント・フイールドによつて描く
ことができる。このように、セグメント番号０は
常にリングＯに割当てられ（リングＯは特権化さ
れた命令のみが実行可能なリングである）、セグ
メント１は常にリング１に割当てられる如きであ
る。このような試みは、リング番号が論理アドレ
ス・スペースから独立しないセグメント化された
階層的なアドレス・スペースを用いる従来のシス
テムとは異なる。対照的に、こゝで述べるシステ
ムにおいては、各リングは、セグメント０が常い
にリングＯに割当てられ、セグメント１がリング
１に割当てられる如くにスペース内に直接結びつ
けられている。 あるページ表のエントリにおけるアクセス・フ
イールドは第７９図に示す如く３つのビツト
（MD２〜４）を含み、論理アドレス・スペース
における参照されたデータ項目の能力、即ち参照
されたデータ項目が読出しアクセス、書込みアク
セス、又は実行アクセスのいずれであるかを表示
し、保護ストア１０４はこのようなビツトに応答
して読出し可能信号（RDENB）又は書込み可能
信号（WRENB）又は実行可能信号（EXENB）
のいずれかを生じる。リング保護作用は特定のリ
ングに対するユーザのアクセス特権の適正な解釈
を支配し、ユーザは選択された連続的に番号を付
したリングのみに対するアクセスを許容される。
このように、もしこのような参照に対する有効な
ソースが適当なアクセス・ブラケツト内にあるな
らば、アクセスはリングのブラケツト（アクセス
のブラケツト）に対してのみ行うことができる。
例えば、どれかのリングのデータ参照の読出しブ
ラケツトはリング番号である。即ち、例えばセグ
メント５（リング５）に対するデータ・アドレス
参照は、決して５より大きな有効ソースから合法
的に生じ得ない。換言すれば、セグメント５にお
ける有効ソースはリング５より下位のリングを決
して参照し得ず、従つてもし５より大きな有効ソ
ースからの参照がリング５へのアクセスを試みる
ならば、第１３図におけるロジツクにより示され
る如くリング最大誤り（MAXERR）が信号され
ることになる。このようなリング保護を示す表は
下記の如くである。即ち、
ジ表エントリのどちらが呼出されるかに従つて、
ビツト４〜１２を含むSBRアドレス・フイール
ド又はビツト１３〜２１を含むSBRアドレス・
フイールドが記憶データ・レジスタ１０５に転送
されてページ表エントリの上位ビツトを形成す
る。前述の如く、８つのSBRレジスタがATUに
おけるスクラツチ・パツド・レジスタの256の場
所の内の８つに配置される。セグメント基底レジ
スタのためのこのようなスクラツチ・パツドの場
所の使用は、セグメント即ちリングの保護記憶シ
ステムにおけるセグメント基底レジスタ（又はこ
れと比較し得るレジスタ）が全て主記憶装置にお
ける指定された場所におかれる従来公知のシステ
ムと対比できる。これ等を本システムの処理装置
におかれたスクラツチ・パツド・メモリーにおく
事により、ATU装置における如く、上位のペー
ジ表エントリ・ビツトが、主記憶装置から取出す
のに必要なよりも更に早く取得され、従つてペー
ジ表エントリが可能な早さがかなり改善される。 あるSBR（前に「Ｖ」ビツトとして識別され
た）のビツトの１つはSBRの内容が妥当かどう
かを判定するため試験される。別のビツト「Ｌ」
ビツトとして識別）は、適正なフイールドが記憶
データ・レジスタに与えられるように１レベル又
は２レベルのページ表エントリのどちらが要求さ
れるかを判定するため試験される。 SBRの他のビツト・フイールドは、ロード有
効アドレス（LEF）命令（このLEF命令は本文
で引用した文献において更に詳細に説明される
Eclipse命令セツトの一部である）とＩ／Ｏ命令
のどちらが要求されるかを判定するため使用され
る。このように選択された状態においては、
LEF使用可能ビツトがLEF命令を使用可能状態
にし、Ｉ／Ｏ保護ビツトの選択された状態はＩ／
Ｏ命令が許容されるかどうかを決定する。SBR
の残りのフイールドはアドレス・オフセツト・ビ
ツトを含む。 第７９図でも判るように、メモリーの参照毎に
種々の保護検査が行われ、この保護検査は、どん
な障害が生じたかに従つて適当な障害マイクロ・
コード・ルーチンを開始するためCPDバス２５
におけるドライバ１１２を介してマイクロ・シー
ケンサ（以下に述べる）に対し与えられる適正な
障害コード・ビツト（FLTCD０〜３）を提供す
るため、保護記憶装置１０４、保護ロジツク装置
１１０およびリング保護ロジツク装置１１１の使
用によつて行われる。 下記の６つの保護検査を行うことができる。即
ち、 １ 妥当性記憶保護 ２ 読出し保護 ３ 書込み保護 ４ 実行の保護 ５ 据置き保護 ６ リング最大化保護 妥当性記憶保護検査は、記憶参照が行われるメ
モリーの対応ブロツクが割当てられておりかつシ
ステムのその時のユーザにとつてアクセス可能で
あるかどうかを判定する。この妥当性記憶フイー
ルドは、例えば、セグメント基底レジスタ（前述
の如くATUボード上にある）の各々のビツト零、
又は上位ページ表エントリ・アドレスおよび下位
ページ表エントリ・アドレスの各々におけるビツ
ト零における１ビツトのフイールドである。特定
の実施態様においては、例えば、「１」は対応す
るブロツクがそのように割当てられてアクセス可
能であることを表示し、「０」はユーザがこのよ
うな記憶ブロツクを使用できないことを表示す
る。 一般に、新らしいユーザがシステムに入る時、
オペレーテイング・システムを含むものを除いて
このユーザに割当てられる論理アドレス・スペー
スにおける全てのページおよびセグメントは無効
であると表示される。次に妥当性ビツトは、シス
テムが論理 メモリーをこの新らしいユーザに割
当て開始する時妥当であるとセツトされる。もし
ユーザが無効なページ、又は無効なページ表、又
は無効なセグメントに対してメモリー照合を行う
ならば、このメモリー照合は打切られて次に妥当
性記憶保護の誤りがCPDバス上の障害コード・
ビツトにより信号される。 読出し保護フイールドは下位ページ表エント
リ・アドレスの各々における選択されたビツト
（例えば、ビツト２）に通常おかれる１ビツト・
フイールドであり、その検査は対応する目的ペー
ジがその時のユーザにより読出され得るかどうか
を判定する。もしこのページが読出し不能であれ
ば、CPDバス上の障害ビツトにより読出し誤り
が信号される。同様に、書込み保護誤りフイール
ドの検査が対応する目的ページがその時のユーザ
により書込み可能であるかどうかを判定し、もし
ユーザが許容されないページに対し書込みを試み
るならば、適当な書込み誤りが障害コード・ビツ
トにより信号される。 実行保護フイールドは下位のページ表エント
リ・アドレスの各々における選択されたビツト
（例、ビツト４）におかれる１ビツトのフイール
ドであり、その検査は対応する目的ページからの
命令がその時のユーザにより実行可能かどうかを
判定する。もしこの命令取出しが許容されなけれ
ば、CPDバス上の障害コード・ビツトにより実
行の誤りが信号される。実行の保護は通常１つの
ページの内の最初の取出しの間だけ検査され、こ
の目的のために命令プロセサにより保持される最
初の取出しからの物理 ページ・アドレスを用い
て別の命令取出しが実施される。 ユーザがメモリーのある場所を参照しようとし
てこのため間接アドレスのチエーンを使用中、選
択された数以上の前記間接アドレスのチエーンに
遭遇するならば、システムはそのオペレーシヨン
を打切る。例えば、論議中のシステムにおいて16
以上の間接アドレスのチエーンと遭遇するなら
ば、そのオペレーシヨンは適宜打切られてCPD
バス上の障害コード・ビツトにより据置き誤りが
信号される。このような保護は、例えばシステム
がループ操作を行い、そのオペレーシヨンにおけ
る障害の故に、ループ操作から抜け出せず間接ル
ープ・アドレス指定プロセスは反復し続ける時に
通常用いられる。 ユーザがその時の実行リング（CRE１〜３）
よりも下位のリング（セグメント）におけるメモ
リーの論議場所を参照することを試みる時、リン
グ最大化保護が用いられる。このような操作はシ
ステムにより許されないため、その時使用中のも
のより下位のリングをユーザが照合しようとしか
つリング最大化誤りがCPDバス上に信号される
ならばこの操作は打切らなければならない。論理
アドレス・スペースが８つのリング又はセグメン
トに分割されるため、ユーザが参照を欲するリン
グは例えば論理アドレスのビツト１〜３によつて
表示され得る。 このような保護検査に対して使用される特定の
論理回路（即ち、保護ストア１０４、保護ロジツ
ク１１０、およびこれと関連する保護ロジツク１
１１）を第８０図および第８１図に示す。このよ
うに、読出し誤り、書込み誤り、実行誤りおよび
妥当性誤りの信号の生成のためのロジツクは第８
０図に示され、据置誤りおよびリング最大化誤り
の信号の生成のためのロジツクは第８１図に示さ
れる。 保護システムに関しては、論理アドレス・スペ
ースが８つの階層域（即ち、「リング」又は「セ
グメント」）に区分されるため、この区分は論理
アドレスのセグメント・フイールドによつて描く
ことができる。このように、セグメント番号０は
常にリングＯに割当てられ（リングＯは特権化さ
れた命令のみが実行可能なリングである）、セグ
メント１は常にリング１に割当てられる如きであ
る。このような試みは、リング番号が論理アドレ
ス・スペースから独立しないセグメント化された
階層的なアドレス・スペースを用いる従来のシス
テムとは異なる。対照的に、こゝで述べるシステ
ムにおいては、各リングは、セグメント０が常い
にリングＯに割当てられ、セグメント１がリング
１に割当てられる如くにスペース内に直接結びつ
けられている。 あるページ表のエントリにおけるアクセス・フ
イールドは第７９図に示す如く３つのビツト
（MD２〜４）を含み、論理アドレス・スペース
における参照されたデータ項目の能力、即ち参照
されたデータ項目が読出しアクセス、書込みアク
セス、又は実行アクセスのいずれであるかを表示
し、保護ストア１０４はこのようなビツトに応答
して読出し可能信号（RDENB）又は書込み可能
信号（WRENB）又は実行可能信号（EXENB）
のいずれかを生じる。リング保護作用は特定のリ
ングに対するユーザのアクセス特権の適正な解釈
を支配し、ユーザは選択された連続的に番号を付
したリングのみに対するアクセスを許容される。
このように、もしこのような参照に対する有効な
ソースが適当なアクセス・ブラケツト内にあるな
らば、アクセスはリングのブラケツト（アクセス
のブラケツト）に対してのみ行うことができる。
例えば、どれかのリングのデータ参照の読出しブ
ラケツトはリング番号である。即ち、例えばセグ
メント５（リング５）に対するデータ・アドレス
参照は、決して５より大きな有効ソースから合法
的に生じ得ない。換言すれば、セグメント５にお
ける有効ソースはリング５より下位のリングを決
して参照し得ず、従つてもし５より大きな有効ソ
ースからの参照がリング５へのアクセスを試みる
ならば、第１３図におけるロジツクにより示され
る如くリング最大誤り（MAXERR）が信号され
ることになる。このようなリング保護を示す表は
下記の如くである。即ち、
【表】
要約すれば、リング・アクセスを行うため、リ
ング最大化機能を用いて参照が妥当なリング参照
であるかどうかを判断し、もしそうならば、アド
レス・データを参照するページ表エントリを検査
してこのページが妥当なものかどうかを調べる。
次にもし読出し保護ビツトがこの妥当なページが
読出し可能であることを表示するならば、読出し
は実施できる。もしこの検査のどれかが保護誤り
（即ち、リング最大化誤り、妥当性誤り、又は読
出し誤り）を示すならば、読出しは打切られて適
当な障害コード・ルーチンが呼出される。同様
に、書込みアクセスおよび実行アクセスのための
保護誤りについての適当な検査も又実施可能であ
る。 前述の如き階層アドレス・スペースにおいて
は、リングを切換える試み、即ちその時使用中の
リング以外のリング（セグメント）に対するアク
セスを得る（「リング横断」操作）試みを中介し
て認証することが望ましい。リング横断操作の実
施は下記の如く認証される。 プログラム制御命令によるリング横断を行う明
示の試みの結果としてのみリング横断の試みが生
じ、このような明示の試みは下記の条件が満たさ
れる場合にのみ生じ得る。 (1) プログラム制御命令は、１つのサブルーチン
「呼出し」形態即ち別のリングにおけるサブル
ーチン（LCALL。別紙２参照）に対するアク
セスが要求される形態、又はサブルーチン「戻
り」即ち別のリングにおけるサブルーチンがア
クセスされて元のリングへの戻り（WRTNお
よびWPOPB。別紙２参照）が要求される形態
である。他の全てのプログラム制御命令（例、
JUMP）は命令に対して必要とされる有効アド
レスのリング・フイールドを無視し、この命令
は適当なセグメント内の場所への転位のみが可
能である。 (2) サブルーチン呼出し横断の方向は下位のリン
グがより高い保護順位を有する下位リング番号
に向う（即ち、リング０に向つて内方）もので
なければならず、その時の実行リングおよびサ
ブルーチン戻り横断の方向は、更に上位のリン
グがサブルーチンを含む呼出されたリングより
も低い保護順位を有する、より高いリング番号
（即ち、リング０から外方）に向わなければな
らない。外方向の呼出しおよび内方向への戻し
は保護障害としてトラツプされる。 (3) 有効分岐アドレスの目標セグメントは、プロ
グラム・カウンタのビツト１〜３により識別さ
れるセグメントには存在しない。 前記条件が満たされた時、外方への戻りのため
の戻りアドレスは単に通常のワード・アドレスと
して解釈されるのみである。しかし、もし前記条
件が内方の呼出しに対して満たされるならば、分
岐アドレスは下記の如く解釈される。即ち、
ング最大化機能を用いて参照が妥当なリング参照
であるかどうかを判断し、もしそうならば、アド
レス・データを参照するページ表エントリを検査
してこのページが妥当なものかどうかを調べる。
次にもし読出し保護ビツトがこの妥当なページが
読出し可能であることを表示するならば、読出し
は実施できる。もしこの検査のどれかが保護誤り
（即ち、リング最大化誤り、妥当性誤り、又は読
出し誤り）を示すならば、読出しは打切られて適
当な障害コード・ルーチンが呼出される。同様
に、書込みアクセスおよび実行アクセスのための
保護誤りについての適当な検査も又実施可能であ
る。 前述の如き階層アドレス・スペースにおいて
は、リングを切換える試み、即ちその時使用中の
リング以外のリング（セグメント）に対するアク
セスを得る（「リング横断」操作）試みを中介し
て認証することが望ましい。リング横断操作の実
施は下記の如く認証される。 プログラム制御命令によるリング横断を行う明
示の試みの結果としてのみリング横断の試みが生
じ、このような明示の試みは下記の条件が満たさ
れる場合にのみ生じ得る。 (1) プログラム制御命令は、１つのサブルーチン
「呼出し」形態即ち別のリングにおけるサブル
ーチン（LCALL。別紙２参照）に対するアク
セスが要求される形態、又はサブルーチン「戻
り」即ち別のリングにおけるサブルーチンがア
クセスされて元のリングへの戻り（WRTNお
よびWPOPB。別紙２参照）が要求される形態
である。他の全てのプログラム制御命令（例、
JUMP）は命令に対して必要とされる有効アド
レスのリング・フイールドを無視し、この命令
は適当なセグメント内の場所への転位のみが可
能である。 (2) サブルーチン呼出し横断の方向は下位のリン
グがより高い保護順位を有する下位リング番号
に向う（即ち、リング０に向つて内方）もので
なければならず、その時の実行リングおよびサ
ブルーチン戻り横断の方向は、更に上位のリン
グがサブルーチンを含む呼出されたリングより
も低い保護順位を有する、より高いリング番号
（即ち、リング０から外方）に向わなければな
らない。外方向の呼出しおよび内方向への戻し
は保護障害としてトラツプされる。 (3) 有効分岐アドレスの目標セグメントは、プロ
グラム・カウンタのビツト１〜３により識別さ
れるセグメントには存在しない。 前記条件が満たされた時、外方への戻りのため
の戻りアドレスは単に通常のワード・アドレスと
して解釈されるのみである。しかし、もし前記条
件が内方の呼出しに対して満たされるならば、分
岐アドレスは下記の如く解釈される。即ち、
【化】
ゲート１６〜３１は目的スペースにおける指定
されたセグメント（ビツト１〜３のSBR）への
「ゲート」として解釈される。このゲート番号は、
指定されたゲートが呼出されたセグメントにある
ことを検査し、この検査の結果以下に述べるよう
に呼出されたセグメントにおける「ゲート配列」
を介して指定されたゲートと命令アドレスにおい
て関連するように使用される。 呼出されたセグメントにおけるゲート配列の場
所は呼出されたセグメントの特定の場所に含まれ
るポインタによつて表示される（例、特定の実施
例においては、ポインタ場所は各セグメントにお
ける場所34と35として指定され得る）。ゲート配
列の構造は下記の如くである。即ち、
されたセグメント（ビツト１〜３のSBR）への
「ゲート」として解釈される。このゲート番号は、
指定されたゲートが呼出されたセグメントにある
ことを検査し、この検査の結果以下に述べるよう
に呼出されたセグメントにおける「ゲート配列」
を介して指定されたゲートと命令アドレスにおい
て関連するように使用される。 呼出されたセグメントにおけるゲート配列の場
所は呼出されたセグメントの特定の場所に含まれ
るポインタによつて表示される（例、特定の実施
例においては、ポインタ場所は各セグメントにお
ける場所34と35として指定され得る）。ゲート配
列の構造は下記の如くである。即ち、
【化】
目的セグメントを参照したポインタのゲート番
号はゲート配列の最初の32ビツトのビツト１６〜
３１と比較される。もしこのゲート番号がゲート
配列における最大ゲート番号より大きいかあるい
はこれと等しければ、リング横断呼出しは許され
ず、保護障害が生じる（もしゲートの最大番号が
０であれば、関与するセグメントは１つの内方向
のリング横断呼出し操作の妥当な目的ではあり得
ない）。 もしゲート番号が最大ゲート番号より小さけれ
ば、このゲート番号はその最初の32ビツトに続く
ゲート配列のゲート内の１つを指示するため使用
される。指示されたゲートの内容を読出して２つ
の動作を制御するため使用される。第一に、有効
ソースは指示されたゲートのゲート・ブラケツ
ト・ビツト１〜３と比較される。有効ソースは参
照されたゲート・ビツトより小さいかあるいはこ
れと等しくなければなず、もしそうならば、PC
オフセツト・ビツト４〜３１はプログラム・カウ
ンタの下位の28ビツトとなり、プログラム・カウ
ンタのビツト１〜３はゲート配列を含むセグメン
トにセツトされる。 前述の如くリング横断操作におけるゲートが横
断が行われるリングに対する許容されたエントリ
点であるならば、新らしいスタツクが構成され
る。このためには、リング当り１つのスタツクし
かないため、スタツク切換え操作が生じなければ
ならない。このように、新らしいスタツクが形成
できる前に、その時のスタツク管理レジスタの内
容は呼出し側のリングの指定された記憶場所に保
管されねばならない。呼出し側のスタツクはこの
時形成でき、呼出し側のスタツクからの引数が新
らしく形成される呼出し側のスタツクに複写さ
れ、この引数の数はＸ即ちLCALL命令（別紙２
参照）により指定される。最初、全ての引数の複
写がスタツクのオーバーフロー条件を形成するか
どうかを判定する適当な検査がなされる。もしそ
うならば、スタツク障害が信号され、リング横断
は許容され障害は呼出されたリング内で処理され
る。 Eclipseアドレス変換操作をエミユレートする
ため、ATUをEclipse 操作モードにおくための
適当なエミユレーシヨン制御信号がエミユレーシ
ヨン制御論理装置１１５により示される如く要求
され、この論理装置はマイクロ順序付けボード１
３により生成される符号化命令に応答して、それ
についての前掲の文献に記載の如くEclipseコン
パレータの記憶管理保護装置（MMPU）と等価
な16ビツトのアドレスに対する操作を許容するた
めこのような信号を生成する。 第７９図乃至第８１図に示されるアドレス変換
装置の種々のブロツクを実現するための特定の論
理回路は第８２図乃至１００に示される。第８２
図は、記憶データ・レジスタ１０５からのビツト
MD１８〜３１が供給される変換ストア装置１０
０を示し、更に論理アドレス・ビツトLA１５〜
２１の変換から生じた変換された物理 アドレ
ス・ビツト８〜２１を供給する。第８２図は又、
ページ表アドレス・マルチプレクサ装置１０７お
よび物理 モード・バツフア装置１０８を示す。
更に、この図はECLIPSEMMPUエミユレーシヨ
ン操作の間物理 アドレス・ビツトPHY８〜２
１を提供する「最終ブロツク」レジスタ装置１１
６を含む。第８２図は又LMPデータ・レジスタ
を示す。第８３図はタツグ・ストア１０２および
保護ストア１０４を示す。タツグ・コンパレータ
装置１０５は第８４図に示される。第８５図は論
理アドレス・レジスタ１０１を示し、物理 アド
レス・オフセツト・マルチプレクサ１０９および
論理アドレス・レジスタCPDバス・ドライバ装
置はそれぞれ第８６図および第８７図に示され
る。適当な物理 アドレス・ビツトPHY８〜２
１を出力するための物理 アドレス・バス・ドラ
イバ装置は第８８図に示される。 障害検出およびカツシエ・ブロツク横断トラツ
プ・ロジツクを含む保護ロジツクは第８９図乃至
第９２図に示され、保護ロジツク識別エンコーダ
装置１１０は第８９図に、障害コード・ビツト駆
動装置１１２は第９０図に、リング保護論理回路
１１１は第９１図に示され、障害検出兼カツシ
エ・ブロツク横断ロジツクは第９２図および第９
３図に示される。 妥当性ストア装置１０３は、これと関連する変
換パージ・ロジツクおよびマルチプレクサと共に
第９４図に示される。第７９図の変換レジスタは
第９５図に詳細に示される。参照／修飾記憶兼制
御論理装置は第９６図に示され、これと関連する
状態保管駆動装置は第９７図に示される。16ビツ
トMMPUエミユレーシヨン制御ロジツクは第９
８図に示される。 ATUタイミング・ロジツクは第９９図に示さ
れ、適当なシステム・コード・インターフエー
ス・ロジツクは第１００図に示される。 命令処理装置 命令処理装置（IP）１２は本発明のデータ処
理システム用のマクロ命令の取出しおよび復号の
取扱いに使用される。本命令処理装置はプログラ
ム・カウンタと同時か又はそれに先立つて作動
し、その主要機能は、マイクロ順序付け装置１３
に与えられる各マイクロ命令用開始マクロアドレ
ス（STμAD）の提供にある。この命令処理装置
の補助的機能は、(1)ソースおよび行先きアキユム
レータの指定、(2)演算論理装置に対する実効アド
レス計算パラメータの提供、および(3)メモリー参
照又はインライン・リテラル（即値）を行うため
の演算論理装置（ALU）に対する符号又は零拡
張変位の提供である。 第１０１図に示す如く、命令処理装置は、以下
に述べる如く命令カツシエ・ロジツク１２０
（ICACHE）、マクロ命令復号ロジツク１２１
（第１０３図に示す如き命令復号レジスタを含
む）、およびプログラム・カウンタ／変位ロジツ
ク１２２を含む。ICACHEロジツク１２０は、
先取り装置として機能する。即ち、その命令カツ
シエ（ICACHE）が復号のための以降のマクロ
命令のブロツクを得、このブロツクは前のカクロ
命令の実行中にメモリーから予めアクセスされ
る。ICACHEは、仮にこのようなマクロ命令が
マイクロ順序付け装置により即時に使用中されな
くても、以降のマクロ命令ブロツクを記憶する。
命令処理装置の復号ロジツク１２１はICACHE
からマクロ命令に応答し、その命令コード（OP
コード）を復号して制御兼状況ロジツク１２３に
対するOPコード記述情報を提供し、これから必
要な情報を開始マイクロアドレス（STμAD）レ
ジスタ１２４に（及びそこからマイクロ順序付け
装置へ）与えて所要のマイクロ命令の開始マイク
ロアドレスを識別する。 変位ロジツク１２２は、この変位に対する指標
がALUボード上にあれば、変位データをALUに
与える。もしこの変位に対する指標がIPプログ
ラム・カウンタであれば、変位ロジツクがこの変
位情報を命令処理装置において使用可能なプログ
ラム・カウンタ情報と組合せてLAバスに与える
ための論理アドレスを形成する。 このように、全IP操作シーケンスにおいて、
マクロ命令がICACHEロジツク１２０の
ICACHE記憶装置から復号ロジツク１２１に読
込まれ、このロジツクはこれと同時に命令OPコ
ードを復号し、マイクロ順序付け装置に対する開
始マイクロアドレスを生成する。復号および開始
マイクロアドレス生成プロセスの間、命令処理装
置は同時に次のマクロ命令をICACHEから復号
ロジツクへ読込む。マイクロ順序付け装置が初め
のマイクロ命令を読出し中、復号ロジツクは次の
開始マイクロアドレスの生成のため次のマクロ命
令を復号する。開始マイクロアドレスにおけるマ
イクロ命令が実行中、マイクロ順序付け装置は次
の開始マイクロアドレスから次のマイクロ命令を
読出す。その結果、パイプライン復号および実行
プロセスが生じる。 更に詳細に第１０２図に示される如く、
ICACHEロジツク１２０はICACHEデータ・ス
トア装置１３０と、タツグ・ストア装置１３１
と、妥当性ストア装置１３２を含む。記憶システ
ムのシステム・カツシエ１７に関して記載した如
く、ICACHEの操作は実質的に、マクロ命令の
各々の所要ワードのアドレスのタツグ部分
（PHYICP８〜２１）がコンパレータ１３３にお
いてICACHEデータ・ストア１３０に記憶され
たワードのタツグ・ストア装置１３１に記憶され
たアドレスのタツグ部分と比較される点で実質的
に類似している。更に、妥当性ストア装置は所要
のアドレスが妥当なものであるかどうかを判定す
る。もしこのアドレスが妥当であり、又もしタツ
グの「一致」が生じるならば、このようなアドレ
スの32ビツトの２倍ワードはICACHEデータ・
ストア１３０から復号ロジツク１２１へ与えられ
る。 もし適当なICACHEブロツクにおける所要の
マクロ命令がICACHEデータ・ストア１３０に
記憶されるその時の物理 ページ（即ち、プログ
ラム・カウンタのその時の値の論理ページ値と対
応する物理 ページ）に存在しなければ（即ち、
タツグの一致が生じない）、あるいはもし妥当性
ビツトがセツトされていなければ、ICACHEの
「外れ」が生じマクロ命令を含むカツシエブロツ
クがメモリーから参照されねばならない。もしシ
ステム・カツシエのアクセスも又外れるならば、
このようなICACHEブロツク・メモリー参照は
システム・カツシエ（SYSCACHE）又は主記憶
装置に対するものでよい。アクセスされた
ICACHEブロツクが取出されるならば、その所
要のマクロ命令はCPMレジスタ１３４から
ICACHEデータ・ストア１３０に書込まれ、こ
のブロツクは同時にバイパス経路１３５を介して
直接復号ロジツクへ送られる。この時ICACHE
ロジツクはその命令ブロツクとして取出されたペ
ージからマクロ命令の残りを先取りし続けること
ができ、これ等マクロ命令がアクセスされる時１
つ宛ICACHEデータ・ストア１３０に入れる。
ICACHEロジツク１２０に対する制御ロジツク
はICACHE／ICP制御論理装置１３６である。 第１０３図に更に詳細に示される復号ロジツク
は、マクロ命令のOPコード部分を復号するため
命令復号装置１４０と１４１を含む。復号装置１
４０は、本システムがその拡張であるシステムに
対する元の基本命令のOPコードの復号のために
使用される。このように、前述の如く特定の実施
例においては、この基本命令はDate General
Carp.の従来のNovaおよびEclipse システムの
ためのNovaおよびEclipse 命令でよい。復号装
置１４１は拡張された命令セツト、例えば前述の
「Eagle」マクロ命令のOPコードを復号するため
に使用される。 OPコードは３つの記憶レジスタ域を有する命
令復号レジスタ（IDR）１４２から与えられ、前
記記憶レジスタ域の各々は１つのワードを記憶す
ることができ、IDRA，IDRBおよびIDRCとして
識別される。各マクロ命令のOPコードはIDRA
セクシヨンに記憶され、変位はIDRBおよび
IDRCセクシヨンに記憶される。IDRシフター装
置１４３は、ICACHEデータ・ストア１３０か
らIDR１４２のIDRAセクシヨンにアクセスされ
た命令の所要のOPコード部分をシフトし、もし
命令が存在すればその適当な変位ワードをその
IDRBおよびIDRCセクシヨンにシフトする。
IDRおよびIDRシフター装置に対する制御ロジツ
クは第１０２図に示されるIDR／シフター制御装
置１３７である。 マクロ命令が復号ロジツクに送られた時、必要
に応じて復号装置１４０又は１４１はそのOPコ
ード部分を復号して、命令の長さ（即ち、命令が
単ワード、２倍ワード、３倍ワードのどれからな
るか）を含むOPコード記述（OPCDDSCR）情
報を提供する。命令全体が（ICACHEデータス
トア１３０から）復号ロジツクへ与えられた時、
信号SET IDR VLDが生成されてIDR／シフタ
ー制御装置１３７（第１０２図）に信号IDR
VLDを生じる。復号プロセスに続いて、マクロ
命令が基本命令が拡張命令かに従つて、開始マイ
クロアドレスが復号PROM１４０と１４１のい
ずれかからSTμADレジスタ１４４へロードされ
る。 STμADレジスタ１４４のローデイングの制御
はSTμADロード制御装置１４５に常駐する。 変位ワード（単数又は複数）が存在する場合
は、第１０４図に示される如く変位ロジツク１４
６から抽出されるIDR Ｂ又はＣに通常存在する
（あるNova命令に対しては、他の殆んど全ての
命令変位がIDRBおよびIDRから抽出されるが、
バイト変位はIDRAから抽出される）。変位は必
要に応じて符号又は零拡張され、以下に述べるよ
うにALU装置において使用されるため直接論理
アドレス（LA）バス又はCPDバスにとつて使用
可能になるようにその変位レジスタにクロツクさ
れる。 開始マイクロ・アドレスがSTμADレジスタ１
４４にクロツクされた時、信号UPDATEがIP状
態ロジツク装置１３８（第１０２図）により発さ
れて、IDR／シフター制御装置１４３に対して復
号された情報が使用されてIDR１４０／１４１か
らシフト出力可能であることを通知する。直線状
復号操作における不連続性が生じる迄それ以降の
マクロ命令の復号が継続する。直線状操作におけ
る飛越しが生じると、新らしいプログラム・カウ
ンタ・アドレス（LA４〜３１）が論理アドレ
ス・バスからのプログラムカウンタ・レジスタに
おくことができるようにマイクロ順序付け装置が
命令処理装置のプログラム・カウンタ・レジスタ
１４７（第１０４図）に対し信号IPSTRTを発
する。開始マイクロアドレスレジスタ１４４がリ
セツトされ、例えば適当な待機ルーチンの開始マ
イクロアドレスが新らしいプログラム・カウンタ
と関連する命令に対する復号プロセスが開始でき
る迄その内部におかれる。 ある状態においては、復号されつゝある一連の
マクロ命令が１つ以上の物理 ページに存在す
る。そのような条件下では、ICACHE制御装置
がICACHEデータ・ストア１３０に記憶される
ページの終りを検出する時、次のページを
ICACHEストア１３０に取出して新らしいペー
ジにおける先取り操作を続行するために特殊なル
ーチンが含まれねばならない。このように、特定
のページの最終命令が復号されて復号パイプライ
ンが事実上空になる時、命令処理装置がマクロ命
令の復号を続行し得るように、要求される新しい
ページをアクセスして物理 ページ・レジスタ１
３４を介してこの次のページをICACHEストア
１３０にロードすることを可能にする適当なペー
ジ制御ルーチンの開始マイクロアドレスを開始マ
イクロアドレス・レジスタにロードする。 もしマクロ命令がICACHEストア１３０に含
まれるページ上になければ、命令処理装置におけ
るICACHEの「外れ」の故に、適正なページが
システム・カツシエか主記憶装置のいずれかから
アクセスされねばならない。システム・カツシエ
に対するアクセスは、アドレス変換装置（ATU）
により使用されるものと同じシステムカツシエ入
力ポートにおいて行われる。しかし、本発明のシ
ステムにおいては、ICACHEはATUよりも低い
優先順位が与えられ、そのためもしATUがシス
テム・カツシエのアクセスを欲すれば、ATUが
そのアクセスを完了する迄命令処理装置はそのア
クセス要求を保持しなければならない。 本文に述べる如きICACHEロジツクの使用は、
短い分岐を逆方向に用いるプログラムにおいて非
常に有利となる。もしマクロ命令分岐変位が
ICACHEデータ・ストアにおけるワード数より
少なければ、所要のマクロ命令が依然として
ICACHEデータ・ストアに局部的に記憶されて
おり、これ以上のシステム・カツシエ又は主記憶
装置の参照が不必要となる機会が十分ある。 特定の実施態様においては、例えば、
ICACHEロジツク１２０全体はデータ・ストア
１３０内の１セツトの直接マツプされた256の２
倍ワード配列と、タツグ・ストア１３１と妥当性
ストア１３２におけるタツグおよび妥当性ビツト
を含み得る。データは整合された２倍ワードとし
てデータ・ストアに入れられ、ICACHデータ・
ストアは、第１０５図に示された命令カツシエ・
ポインタ（ICP）装置１５０からのビツトICP２
３〜２７および装置１３９からのビツトADR２
８，２９，３０を含む８つのビツトでアドレス指
定される。 命令処理装置のICACHE装置のタツグ・スト
ア１３１のコピー又はシステム・カツシエにも保
持され、後者のカツシエはデータがICACHEに
書込まれた時命令処理装置に通知できるようにこ
の情報を必要とする。 妥当性ストア１３２は、例えば、ある特定の実
施例においては、ICACHEデータストアにおけ
る各２倍ワードの妥当性を表示するため64の２倍
ワード×４妥当性ビツトの如く構成される。命令
ワードの新らしいブロツクの各々への初期取出し
は２倍ワードに対する対応する妥当性ビツトをセ
ツトし、残りの３つの妥当性ビツトをリセツトす
る。同じブロツクへの先取り操作の間、先取り２
倍ワードに対する対応する妥当性ビツトがセツト
され、残りの３つの妥当性ビツトは同じ状態を維
持する。ブロツクにおける最終２倍ワードが不必
要なシステム・カツシエの障害を避けるため先取
りされる時、先取り操作は停止する。 もしICACHE操作が物理 ページの終りに達
しプログラム・カウンタ（PCビツト４〜２１）
の次の論理ページに対する次に物理 ページ・ア
ドレスを得ることが必要となる如きものであれ
ば、ICACHE制御論理装置１３６（第１０２図）
は、STμADロード制御ロジツク１４５（第１０
３図）に与えられる信号（信号ICATとして識
別）を存続させる。その時のページの終りにおけ
る最後のマクロ命令が復号された時、STμAD制
御ロジツク１４５はICATマイクロコード・ルー
チンに対する開始マイクロアドレスを与え、この
ルーチンはこれと同時にICACHEデータ・スト
ア１３０に対する次の物理 ページの転送のため
必要なアドレス変換操作を実行する。 命令処理装置は命令ストリームに対する２つの
ポインタを使用する。第１のポインタは実行中の
命令の論理アドレスを保持するプログラム・カウ
ンタ・レジスタ１４７（第１０４図）であり、第
２のポインタは復号ロジツクに必要な次のマクロ
命令の論理アドレスを保持する命令カツシエ・ポ
インタ（ICP）１５０（第１０６図）である。別
のレジスタPICP１５２（物理 命令カツシエ・
ポインタ）は命令カツシエ・ポインタ（ICP）の
ビツト４〜２１により表示される論理ページの物
理 ページ・アドレスを保持する。このため、
ICP１５０は先取り論理アドレス・ポインタとし
て機能し、PICPは先取り物理 アドレス・ポイ
ンタとして機能する。プログラム・カウンタ１４
７とICP１５０は、命令処理装置の動作の開始時
に論理アドレス・バスからロードされる。復号パ
イプライン操作が充填される時、ICPはプログラ
ム・カウンタの前に増分される。ICACHE障害
又は「外れ」と同時にPICP物理 アドレスはメ
モリーの参照に使用され、ICPアドレスは適正ペ
ージの終りに達した時アドレス変換のための次の
論理ページ・アドレスに対するポインタとして使
用される。 命令処理装置の動作によれば、命令が局部的に
ICACHEにおいて使用可能である時最適の性能
が得られ、これによりこの命令はマイクロ順序付
け装置がこの命令を要求する時略々即時に使用可
能となる。ICACHEにおいて局部的に使用可能
でない命令は、システム・カツシエ・アクセス操
作およびページ障害ルーチン操作に依存する時間
量を要する。 マクロ命令復号ロジツクは前述の如くIDRA，
IDRB，IDRCフイールドとして識別される３つ
の16ビツト・フイールドを使用する。「Ａ」のフ
イールドはOPコードを含むが、「Ｂ」と「Ｃ」の
フイールドは「Ａ」フイールド又は命令ストリー
ムにおいて追従するマクロ命令の１つ以上のフイ
ールドにおける命令に対する変位を含む。命令復
号レジスタIDR１４２は、もし可能ならば、３つ
のIDRフイールドのどれかが空である時、
ICACHE（ICP制御装置１３６）に対してワード
要求を送ることにより３つの全てのフイールドを
充填状態に保持するように構成される。前述の如
く、もしICACHEワード要求がICACHEの「外
れ」を結果として生じるならば、システム・カツ
シエ取出しが開始される。 命令復号レジスタ１４２の「Ａ」フイールドは
復号ロジツクPROM１４０又は１４１によつて
使用されてマクロ命令のOPコードを復号し、又
要求されるマクロ命令の開始アドレスを提供す
る。 「Ｂ」および「Ｃ」フイールドはもしあれば要求
される変位を決定する。各フイールドは長さが１
ワードであり、従つて命令処理装置が変位を復号
して正規化し得る最も長い命令は３ワードの最大
長さを有する。 命令復号レジスタのＡフイールドが充填状態で
ある時、復号PROM１４０又は１４１は命令の
OPコードを復号する。OPコードと変位を含む命
令全体を命令復号レジスタにあるならば、信号
IDRVLDがIDRシフター制御ロジツク１３７に
より存続させられて、STμADレジスタ１４４に
対する開始マイクロアドレスを与えるように命令
全体が復号される用意があることをIP状態ロジ
ツク１３８に通知する。変位を抽出する変位ロジ
ツク１４６は必要に応じてこれを符号拡張又は零
拡張し、次にこれを変位レジスタにロードする。
もし変位の指標がALUボード上にあるならば、
変位はラツチ装置１５３を介してCPDバスに与
えるためこれに対してラツチされる。変位の指標
がPCレジスタ１４７であるならば、変位は加算
器１４８におけるPCビツトに加えられ、第１０
４図に示す如くラツチ１４９を介して論理アドレ
ス・バスに与えられる。 前記ローデイング・プロセスの間、命令復号レ
ジスタ１４２は、次の命令を受取る用意のできる
ように復号された命令の長さによつて即ち１又は
２又は３ワードシフトされる。IDRシフター装置
１４３は命令復号レジスタ１４２の内容のこのよ
うなシフトを提供するように作用する。３ワード
のシフトは、例えば、ICACHEから（又は
ICACHEの「外れ」と同時に直接メモリーから）
次の命令を受取る用意のため命令復号レジスタを
完全に空にする。例えば、シフターは、
ICACHEからアクセスされた２倍ワード命令の
どちらかのワードを直接命令復号レジスタのどこ
かにロードさせ得る。IDR１４２における位置決
めはIDRの妥当ビツトの検査によつてなされる。
このように、もし「Ａ」フイールドが無効であれ
ば、入力命令データは「Ａ」のフイールドにロー
ドされる。命令復号レジスタ１４２における３つ
のフイールドのどれかが空である時は常に、その
ビツト２３〜２７がICACHEにおけるどの２倍
ワードがアクセスされるかを一義的に決定する
ICACHEポインタ（ICP）１５０により決定され
るように、次の命令のアクセスのためICACHE
制御ロジツク１３６を介してワード要求が
ICACHEになされる。もしこの命令が単ワード
命令であるならば、取出し要求制御ロジツク１５
１（第１０５図）から得たICPビツト２８〜３０
およびICPXビツト２８〜３０が、ワード・ポイ
ンタ・ロジツク１３９（第１０２図）に示す如き
命令として２倍ワードのどのワードが使用される
べきかを一義的に決定する。 もし命令復号レジスタ１４２が少くとも２つの
フイールドを空にし、ワード・ポインタが偶数の
２倍ワードを指示するならば、この２倍ワードは
IDRの２つの空のフイールドにロードされること
になる。ローデイングの後、ICACHEポインタ
１５０はこれが次の２倍ワードを指示するように
増分されることになる。もしIDRが唯１つの空の
フイールドしかもたず、ワードポインタが偶数の
２倍ワードを指示するならば、第１のワードが
IDRにロードされ、ワード・ポインタは２倍ワー
ドの第２のワードを指示するよう送られ、
ICACHEポインタは同じ状態を維持する。ワー
ドポインタが第２のワードを指示する時、唯１つ
のワードがICACHEからアクセスすることがで
き、命令復号レジスタにロードされる。 復号ロジツクは、２セツトの復号PROM１４
０と１４１の内の一方における場所を選択するた
め使用される事前復号ロジツク１５４（第１０３
図）を使用する。前述の如く、１セツトの
PROM１４０は１セツトの基本命令（例、
Nova／Eclipse命令）を保持し、第２のセツトの
PROM１４１は拡張命令（例、Eagle命令）を保
持する。基本セツトの復号PROM１４０に対す
る復号プロセスは２つの段階で行われ、第１のレ
ベルは、復号ロジツク１４０がOPコードを復号
して適正な形態とシーケンスの変位情報により使
用可能になるように、基本マクロ命令を適正形態
におくため使用されるシフターの出力側で事前復
号ロジツク１５４において実施される。このよう
なロジツクは第１２２図に更に詳細に示される。
拡張されたセツトに対する命令は既に所望の形態
にあつて、復号PROM１４１に与えられる前に
事前復号される必要はない。いずれの場合も各入
力マクロ命令が復号PROM１４０又は１４１の
選択された一方の少くとも１つの場所にマツプし
てマイクロ順序付け装置に対して与えるための所
要のOPコード記述子および所要の開始マイクロ
アドレスを生じる。 復号PROM１４０（例、Nova／Eclipse）又
は復号PROM１４１（例、Eagle）の出力を選択
する判定はIDRAの選択されたビツト（例、前述
の如く、ビツト０，１２〜１５）を検査すること
によりなされる。前述の如く、復号PROMの選
択は従来システムにおける如く別個に表示された
「モード」ビツトによつて決定さるのではない。
従来のプロセスでは復号操作を相互に排他的なも
のにする。対照的に、本システムは適当な復号操
作の選定を命令単位で行うが、これは各命令がこ
のような復号の選択を決定するのに必要な情報を
本来自ら保持しているためである。 第１０１図乃至第１０６図に関して先に述べた
操作を行うため命令処理装置のブロツク図を構成
する特定の論理回路は第１０７図乃至第１３６図
に示される。ICACHEデータ・ストタ１３０お
よびICACHEデータ・ストア・アドレス入力ロ
ジツクはそれぞれ第１０７図および第１０８図に
示され、メモリーからカツシエ・ブロツク・ワー
ドを供給するCMPレジスタ１３４は第１０９図
および第１０９Ａ図に示される。ICACHEタツ
グ・ストア１３１は又第１０９Ｂ図および第１０
９Ｃ図に示され、ICACHE妥当性ストア１３２
は妥当性ストア・アドレス入力と共にそれぞれ第
１１０図と第１１１図に示される。コンパレータ
１３３と信号SET IDR VLDを与えるロジツク
は第１１２図に示される。 第１１３図はIDRシフター１４３を示し、IDR
シフター制御ロジツク１３７は第１１４図に示さ
れる。命令復号レジスタ（IDR）装置１４２は第
１１５図に示され、図示の如くIDRセクシヨン
Ａ，Ｂ，Ｃを含む。 ICACHE論理回路に関しては、第１０６図の
ICACHEポインタ（ICP）ロジツク１５０および
ICP論理アドレスドライバ・ロジツクは更に詳細
に第１１６図および第１１７図にそれぞれ示され
る。第１０５図のICACHEポインタ先取り要求
制御ロジツク１５１および物理ICP変換レジスタ
１５２はそれぞれ更に詳細に第１１８図および第
１１９図に示される。他の汎用ICACHE制御ロ
ジツクは更に第１２０図に示される。 第１０３図に示す如きCPDバスからIDRAへ入
力FASA０〜１５を与えるドライバ・ロジツクは
第１２１図に示され、命令事前復号ロジツクおよ
びそのための制御が第１２２図に示される。有効
にSTμADレジスタ１４４を含む復号PROM１４
０と１４１は、IP状態ロジツク１３８と共に第
１２３図に示される。開始マイクロアドレス制御
ロジツク１４５は詳細に第１２４図に示される。 命令処理装置の変位およびプログラム・カウン
タ部に関して変位ロジツク１４６が第１２５図に
示され、これに関連する変位マルチプレクサは第
１２６図に示される。信号拡張（SEX）ロジツ
クは第１２７図に示され、零／１拡張ロジツクは
第１２８図に示される。第１２９図は第１０４図
の変位増分バツフアを示し、変位ラツチおよびド
ライバ１５３は第１３０図に示される。第１３１
図は第１０４図のプログラム・カウンタ・レジス
タ１４７およびCPDバス・ドライバを示し、加
算器１４８およびPC＋DISPラツチおよびドライ
バ装置１４９はそれぞれ第１３２図および第１３
３図に示される。プログラム・カウンタクロツ
ク・ロジツクは第１３４図に示される。 汎用命令処理装置のタイミング兼制御論理回路
は第１３５図に示され、システム・カツシエ１７
をインターフエースする命令処理装置１２に必要
なシステム・カツシエ・インターフエース・ロジ
ツクは第１３６図に示される。 マイクロ順序付け装置 マイクロ順序付け装置の主要機能は、マイクロ
順序付けボード上のランダム・アクセス・メモリ
ー（RAM）記憶装置に与えられる開始マイクロ
アドレスからマイクロ命令を生成することであ
る。本文に説明する本発明のシステムの特定の実
施態様のためのマイクロ順序付け装置ボードの全
体ブロツク図は第１３７図および第１３８図に示
される。明らかなように、RAM記憶装置はマイ
クロ制御記憶装置１７０として識別され、4Kま
での80ビツト（79ビツトプラス１パリテイ・ビツ
ト）のマイクロ命令を記憶することができ、説明
するシステムに必要な全てのマイクロ命令を記憶
するに十分である。マイクロ命令は、最初に（即
ち、システムの使用前に）適当な制御ボード・イ
ンターフエース論理装置１７１を経て適当な制御
ボードから記憶装置１７０に対して適当にロード
することができる。一たん全マイクロ命令セツト
がマイクロ制御記憶装置１７０にロードされた後
は、制御ボード・インターフエース・ロジツク
は、マイクロ命令が変更されず、あるいは別のマ
イクロ命令が記憶されなければ、もはや使用され
る必要はない。マイクロ命令に対するアドレスは
マイクロ順序付け装置ボードに対するRA入力側
に与えられる。 一たん全マイクロ命令セツトがマイクロ制御ス
トア１７０にロードされると、本システムは命令
処理装置１２により決定される如くマイクロ命令
を実行する用意ができ、この処理装置は前述の如
くマイクロ命令ルーチンに対する開始マイクロア
ドレス（STμAD）を提供する。第１３７図に示
される如く、開始マイクロアドレス（STμAD）
はバツフア１７２とAND回路１７３を介してマ
イクロ制御ストア１７０のアドレス入力側に与え
られる。開始マイクロアドレスはマイクロ制御ス
トアの適当な場所における開始マイクロ命令を選
択し、どんなデータ処理システムに対して命令を
供給する場合とも同様な方法でこのような命令が
必要とする諸操作に含まれる全データ処理システ
ム内の適当な場所に対して、バツフア１７４を介
して前記命令と関連する制御信号を供給する。 マイクロ順序付け装置は、その時のマイクロ命
令の「次のアドレス制御」フイールド（NAC０
〜１９）の適当な復号を介して次の順番のマイク
ロ命令（もしあれば）が必要とする次のアドレス
を決定する必要がある。これ迄に説明した特定の
実施例におけるこのフイールドは、マイクロ制御
ストアから得た80ビツトのマイクロ命令の20ビツ
ト・フイールドである。NACフイールドはNAC
復号ロジツク１７５により適当に復号されて次の
マイクロアドレスを得るのに必要な制御信号（そ
の内のいくつかは識別される）を提供する。この
復号プロセスは、１つのモードにおいては条件付
きのものであり得、即ちこの場合NACフイール
ドの復号は、もしあればどの条件が真であるかを
判定するため適当にテストされねばならない複数
の可能性のある条件の内の１つを条件とする。例
えば前に説明した特定の実施例においては、各々
がテスト可能な合計64条件に対して８つの条件を
表わす８つのテスト信号がある。あるいは又、別
のモードにおいては次のマイクロアドレスの選択
は関与する64条件のどれをも条件とすることがで
きない。適当なテストの後、ADDRマルチプレ
クサ装置１７６を介してマイクロ制御ストア１７
０に与えるため、復号および条件テスト・ロジツ
ク１８２によつて決定される如くアドレスが４つ
のソースの内の１つから選択される。復号兼条件
テスト・ロジツク１８２は更に詳細に第１３８図
に示される。 このように、アドレス・マルチプレクサ出力
は、（μPC＋１）装置１７７と、以前のマイクロ
命令（RA４〜１５）を受入れ、これを１だけ増
分し、これをアドレス・マルチプレクサ装置１７
６の入力側に与える増分ロジツク１７８とから得
る如き１だけ増分された以前のマイクロアドレス
を表わす次の順番のプログラム・カウンタ・アド
レス（μPC４〜１５）から選択することができ
る。 あるいは又、次のマイクロ・アドレスは、スタ
ツクRAM記憶装置１７９に記憶された特定のマ
イクロコード・ルーチンに対する複数のマイクロ
アドレスの一時的記憶から得ることができ、次の
アドレスはスタツク頂部（TOS）レジスタ１８
０を介してスタツク頂部（TOS４〜１５）にお
けるアドレスとして直接与えられる。あるいは
又、スタツク頂部のアドレスは既にスタツクから
アクセス（ポツプ）され、TOS保管レジスタ１
８１（特に、割込みプロセスの後全文脈の復元に
使用される）における以前の操作において保管さ
れ、その結果次のマイクロ命令アドレスはSTOS
レジスタに以前に保管されたスタツクデータの頂
部（STOS４〜１５）から代替的に得ることがで
きる。 アドレス・マルチプレクサに対する次のマイク
ロアドレスの別のソースは第１３８図に更に詳細
に示した復号兼条件テスト・ロジツク１８２から
の絶対アドレスでもよく、このアドレスはマイク
ロ命令ワード自体により指定される、あるいはこ
のアドレスをマイクロ順序付け装置に対して送出
するマイクロ順序付け装置ボードに対する外部の
別のソースからの、即ちその選択されたビツトが
その時のマイクロ命令からの絶対アドレス・ビツ
トと適当に連結されて次のマイクロアドレスを形
成することができる、アドレス変換装置（ATU）
又は演算論理装置（ALU）からのビツトにより
識別可能な絶対アドレスでもよい。第１３８図に
示される如く、後者のビツトは適当なレジスタ１
８３と１８４（第１３８図参照）を介してATU
送出（ATUD）レジスタ１８３におけるATU又
はCPDレジスタ１８４におけるCPDバス上の
ALUから受取ることができる。このように、第
１３８図から判るように、このようなビツト
（ATUD１３〜１４およびCPD２０〜３１）は
NACビツト０〜２，８〜１９により識別される
マイクロ命令自体からのビツトと連結されて連結
論理装置１８５によつて５つの可能なマイクロア
ドレスを形成することができる。５つの連結され
たアドレスの１つは送出マルチプレクサ装置１８
６において選択可能であり、これと同時にアドレ
ス・マルチプレクサ１７６に対して与えることが
可能である。 次の可能なマイクロアドレス（TOS４〜１５
又はSTOS４〜１５）に対する所要のスタツク・
データを得るため、適当なスタツク・ポインタ・
ロジツク１８７とスタツク制御ロジツク１８８が
スタツクRAM装置１７９と共に使用される。ス
タツク・ポインタ・ロジツク１８７を介して与え
られるスタツク・アドレスは一連のマイクロ命令
アドレスの場所を決定し、このマイクロ命令アド
レスはマイクロコード・ルーチンのため必要であ
り、そのシーケンスは既にスタツク・マルチプレ
クサ装置１８９を介してスタツクに与えられ、そ
の入力はその時処理中のマイクロ命令からの絶対
アドレス（AA４〜１５）として、あるいはマイ
クロプログラム・カウンタ１７７（μPC＋１）か
ら、又はCPDバスを介して送出されたALUソー
ス（CPD２０〜３１）から、又は以前に保管レ
ジスタ１９０に保管されたアドレス（AD４〜１
５）から得られるアドレスとして得られる。 スタツクRAMに記憶されたマイクロ・コード
ルーチンが完了した時にこのスタツクは空にな
り、スタツク・ポインタ・ロジツク１８７からの
STKMT信号は、新らしい開始マイクロアドレ
ス（STμAD）が次のマイクロ命令又はそのシー
ケンスを提供するため必要とされることを表示す
るよう命令処理装置に対して与えるためIPOP検
出兼ラツチ・ロジツク１９１の出力側に適当な
IPOPOUT信号を生じる。 条件付き飛越し命令（CJMP）において同じこ
とを示すマイクロ順序付け装置の作用の簡単な一
例として、次のマイクロ命令のアドレスが、条件
が真ならばマイクロプログラムがそこへ飛越しを
行わねばならない送出マルチプレクサからの絶対
アドレスとして、あるいは条件が真でなければマ
イクロプログラム・カウンタ（PC＋１）からの
次の順番のプログラム・アドレスとして与えられ
るものと仮定しよう。例えば、もし現在のマイク
ロアドレスがマイクロ制御ストア１７０の選択さ
れた場所（例、場所「100」）にあるものとすれ
ば、次のマイクロアドレスは、条件が真でなけれ
ば次の順番のプログラム・カウンタ・アドレスに
より示される場所（例、場所「101」）となるか、
条件が真であれば指定された絶対アドレス（例、
場所「500」）への飛越しとなる。マイクロ順序付
け装置が２つの場所のどちらが、即ち絶対アドレ
ス（ADD４〜１５）又はマイクロプログラム・
カウンタ・アドレス（μPC４〜１５）のどちらが
選択されるかを判定するために、条件が「真」で
あるかどうかの判定のテストをしなければならな
い。 もしこの条件のテストが条件アウト・ロジツク
１９２における真を見出すならば、絶対アドレス
（AAD４〜１５）はアドレス・マルチプレクサ１
７６からの適正なアドレスとして選択され、もし
この条件が真でなければ、次のマイクロプログラ
ム・カウンタ・アドレス（μPC４〜１５）が選択
される。テスト・ロジツク１９８は第１３８図に
示される。 以上に説明したように、このシステムは、論理
アドレス・バス上の２つの異なるビツト数を有す
る論理アドレスに応答して、物理アドレス・バス
上に前記２つの内の１つのビツト数を有する物理
アドレスを与えることが出来る。例えば、このシ
ステムは従来のシステムにおいて用いられていた
16ビツトの論理アドレスと32ビツトの論理アドレ
スの両方に応答することができ、これによつて16
ビツト・システム（NOVA及びECLIPSEシステ
ム）に対する命令セツトの命令と32ビツト・シス
テム（現在MVシリーズ・システムとして知られ
ているEAGLEシステム）に対する命令セツトの
命令の双方を互換性を持つて動作させられる。論
理アドレス・バスは16ビツト及び３２ビツトの論
理アドレスを扱い、これらは32ビツトの物理アド
レスに変換されて、従来の16ビツト・システムの
主メモリーで収容可能な命令より多くの命令を収
容するように拡張された主メモリーをアクセスす
るために用いられる。 16ビツト及び32ビツトの論理アドレスを扱うた
めのシステムを用いることによつて、このシステ
ムは従来のシステム用に設計された16ビツト・ソ
フトウエアを拡張された32ビツト・ソフトウエア
と同様に用いることができ、システムのデータ処
理能力を劇的に増大することができた。 本発明のシステムのこれまでに述べた独特の作
用は、その構成および作用にとつて全く本来的な
ものであり、他の以前からの公知のデータ処理シ
ステムでは必要とされずあるいは示唆されない諸
操作を提供するものである。
号はゲート配列の最初の32ビツトのビツト１６〜
３１と比較される。もしこのゲート番号がゲート
配列における最大ゲート番号より大きいかあるい
はこれと等しければ、リング横断呼出しは許され
ず、保護障害が生じる（もしゲートの最大番号が
０であれば、関与するセグメントは１つの内方向
のリング横断呼出し操作の妥当な目的ではあり得
ない）。 もしゲート番号が最大ゲート番号より小さけれ
ば、このゲート番号はその最初の32ビツトに続く
ゲート配列のゲート内の１つを指示するため使用
される。指示されたゲートの内容を読出して２つ
の動作を制御するため使用される。第一に、有効
ソースは指示されたゲートのゲート・ブラケツ
ト・ビツト１〜３と比較される。有効ソースは参
照されたゲート・ビツトより小さいかあるいはこ
れと等しくなければなず、もしそうならば、PC
オフセツト・ビツト４〜３１はプログラム・カウ
ンタの下位の28ビツトとなり、プログラム・カウ
ンタのビツト１〜３はゲート配列を含むセグメン
トにセツトされる。 前述の如くリング横断操作におけるゲートが横
断が行われるリングに対する許容されたエントリ
点であるならば、新らしいスタツクが構成され
る。このためには、リング当り１つのスタツクし
かないため、スタツク切換え操作が生じなければ
ならない。このように、新らしいスタツクが形成
できる前に、その時のスタツク管理レジスタの内
容は呼出し側のリングの指定された記憶場所に保
管されねばならない。呼出し側のスタツクはこの
時形成でき、呼出し側のスタツクからの引数が新
らしく形成される呼出し側のスタツクに複写さ
れ、この引数の数はＸ即ちLCALL命令（別紙２
参照）により指定される。最初、全ての引数の複
写がスタツクのオーバーフロー条件を形成するか
どうかを判定する適当な検査がなされる。もしそ
うならば、スタツク障害が信号され、リング横断
は許容され障害は呼出されたリング内で処理され
る。 Eclipseアドレス変換操作をエミユレートする
ため、ATUをEclipse 操作モードにおくための
適当なエミユレーシヨン制御信号がエミユレーシ
ヨン制御論理装置１１５により示される如く要求
され、この論理装置はマイクロ順序付けボード１
３により生成される符号化命令に応答して、それ
についての前掲の文献に記載の如くEclipseコン
パレータの記憶管理保護装置（MMPU）と等価
な16ビツトのアドレスに対する操作を許容するた
めこのような信号を生成する。 第７９図乃至第８１図に示されるアドレス変換
装置の種々のブロツクを実現するための特定の論
理回路は第８２図乃至１００に示される。第８２
図は、記憶データ・レジスタ１０５からのビツト
MD１８〜３１が供給される変換ストア装置１０
０を示し、更に論理アドレス・ビツトLA１５〜
２１の変換から生じた変換された物理 アドレ
ス・ビツト８〜２１を供給する。第８２図は又、
ページ表アドレス・マルチプレクサ装置１０７お
よび物理 モード・バツフア装置１０８を示す。
更に、この図はECLIPSEMMPUエミユレーシヨ
ン操作の間物理 アドレス・ビツトPHY８〜２
１を提供する「最終ブロツク」レジスタ装置１１
６を含む。第８２図は又LMPデータ・レジスタ
を示す。第８３図はタツグ・ストア１０２および
保護ストア１０４を示す。タツグ・コンパレータ
装置１０５は第８４図に示される。第８５図は論
理アドレス・レジスタ１０１を示し、物理 アド
レス・オフセツト・マルチプレクサ１０９および
論理アドレス・レジスタCPDバス・ドライバ装
置はそれぞれ第８６図および第８７図に示され
る。適当な物理 アドレス・ビツトPHY８〜２
１を出力するための物理 アドレス・バス・ドラ
イバ装置は第８８図に示される。 障害検出およびカツシエ・ブロツク横断トラツ
プ・ロジツクを含む保護ロジツクは第８９図乃至
第９２図に示され、保護ロジツク識別エンコーダ
装置１１０は第８９図に、障害コード・ビツト駆
動装置１１２は第９０図に、リング保護論理回路
１１１は第９１図に示され、障害検出兼カツシ
エ・ブロツク横断ロジツクは第９２図および第９
３図に示される。 妥当性ストア装置１０３は、これと関連する変
換パージ・ロジツクおよびマルチプレクサと共に
第９４図に示される。第７９図の変換レジスタは
第９５図に詳細に示される。参照／修飾記憶兼制
御論理装置は第９６図に示され、これと関連する
状態保管駆動装置は第９７図に示される。16ビツ
トMMPUエミユレーシヨン制御ロジツクは第９
８図に示される。 ATUタイミング・ロジツクは第９９図に示さ
れ、適当なシステム・コード・インターフエー
ス・ロジツクは第１００図に示される。 命令処理装置 命令処理装置（IP）１２は本発明のデータ処
理システム用のマクロ命令の取出しおよび復号の
取扱いに使用される。本命令処理装置はプログラ
ム・カウンタと同時か又はそれに先立つて作動
し、その主要機能は、マイクロ順序付け装置１３
に与えられる各マイクロ命令用開始マクロアドレ
ス（STμAD）の提供にある。この命令処理装置
の補助的機能は、(1)ソースおよび行先きアキユム
レータの指定、(2)演算論理装置に対する実効アド
レス計算パラメータの提供、および(3)メモリー参
照又はインライン・リテラル（即値）を行うため
の演算論理装置（ALU）に対する符号又は零拡
張変位の提供である。 第１０１図に示す如く、命令処理装置は、以下
に述べる如く命令カツシエ・ロジツク１２０
（ICACHE）、マクロ命令復号ロジツク１２１
（第１０３図に示す如き命令復号レジスタを含
む）、およびプログラム・カウンタ／変位ロジツ
ク１２２を含む。ICACHEロジツク１２０は、
先取り装置として機能する。即ち、その命令カツ
シエ（ICACHE）が復号のための以降のマクロ
命令のブロツクを得、このブロツクは前のカクロ
命令の実行中にメモリーから予めアクセスされ
る。ICACHEは、仮にこのようなマクロ命令が
マイクロ順序付け装置により即時に使用中されな
くても、以降のマクロ命令ブロツクを記憶する。
命令処理装置の復号ロジツク１２１はICACHE
からマクロ命令に応答し、その命令コード（OP
コード）を復号して制御兼状況ロジツク１２３に
対するOPコード記述情報を提供し、これから必
要な情報を開始マイクロアドレス（STμAD）レ
ジスタ１２４に（及びそこからマイクロ順序付け
装置へ）与えて所要のマイクロ命令の開始マイク
ロアドレスを識別する。 変位ロジツク１２２は、この変位に対する指標
がALUボード上にあれば、変位データをALUに
与える。もしこの変位に対する指標がIPプログ
ラム・カウンタであれば、変位ロジツクがこの変
位情報を命令処理装置において使用可能なプログ
ラム・カウンタ情報と組合せてLAバスに与える
ための論理アドレスを形成する。 このように、全IP操作シーケンスにおいて、
マクロ命令がICACHEロジツク１２０の
ICACHE記憶装置から復号ロジツク１２１に読
込まれ、このロジツクはこれと同時に命令OPコ
ードを復号し、マイクロ順序付け装置に対する開
始マイクロアドレスを生成する。復号および開始
マイクロアドレス生成プロセスの間、命令処理装
置は同時に次のマクロ命令をICACHEから復号
ロジツクへ読込む。マイクロ順序付け装置が初め
のマイクロ命令を読出し中、復号ロジツクは次の
開始マイクロアドレスの生成のため次のマクロ命
令を復号する。開始マイクロアドレスにおけるマ
イクロ命令が実行中、マイクロ順序付け装置は次
の開始マイクロアドレスから次のマイクロ命令を
読出す。その結果、パイプライン復号および実行
プロセスが生じる。 更に詳細に第１０２図に示される如く、
ICACHEロジツク１２０はICACHEデータ・ス
トア装置１３０と、タツグ・ストア装置１３１
と、妥当性ストア装置１３２を含む。記憶システ
ムのシステム・カツシエ１７に関して記載した如
く、ICACHEの操作は実質的に、マクロ命令の
各々の所要ワードのアドレスのタツグ部分
（PHYICP８〜２１）がコンパレータ１３３にお
いてICACHEデータ・ストア１３０に記憶され
たワードのタツグ・ストア装置１３１に記憶され
たアドレスのタツグ部分と比較される点で実質的
に類似している。更に、妥当性ストア装置は所要
のアドレスが妥当なものであるかどうかを判定す
る。もしこのアドレスが妥当であり、又もしタツ
グの「一致」が生じるならば、このようなアドレ
スの32ビツトの２倍ワードはICACHEデータ・
ストア１３０から復号ロジツク１２１へ与えられ
る。 もし適当なICACHEブロツクにおける所要の
マクロ命令がICACHEデータ・ストア１３０に
記憶されるその時の物理 ページ（即ち、プログ
ラム・カウンタのその時の値の論理ページ値と対
応する物理 ページ）に存在しなければ（即ち、
タツグの一致が生じない）、あるいはもし妥当性
ビツトがセツトされていなければ、ICACHEの
「外れ」が生じマクロ命令を含むカツシエブロツ
クがメモリーから参照されねばならない。もしシ
ステム・カツシエのアクセスも又外れるならば、
このようなICACHEブロツク・メモリー参照は
システム・カツシエ（SYSCACHE）又は主記憶
装置に対するものでよい。アクセスされた
ICACHEブロツクが取出されるならば、その所
要のマクロ命令はCPMレジスタ１３４から
ICACHEデータ・ストア１３０に書込まれ、こ
のブロツクは同時にバイパス経路１３５を介して
直接復号ロジツクへ送られる。この時ICACHE
ロジツクはその命令ブロツクとして取出されたペ
ージからマクロ命令の残りを先取りし続けること
ができ、これ等マクロ命令がアクセスされる時１
つ宛ICACHEデータ・ストア１３０に入れる。
ICACHEロジツク１２０に対する制御ロジツク
はICACHE／ICP制御論理装置１３６である。 第１０３図に更に詳細に示される復号ロジツク
は、マクロ命令のOPコード部分を復号するため
命令復号装置１４０と１４１を含む。復号装置１
４０は、本システムがその拡張であるシステムに
対する元の基本命令のOPコードの復号のために
使用される。このように、前述の如く特定の実施
例においては、この基本命令はDate General
Carp.の従来のNovaおよびEclipse システムの
ためのNovaおよびEclipse 命令でよい。復号装
置１４１は拡張された命令セツト、例えば前述の
「Eagle」マクロ命令のOPコードを復号するため
に使用される。 OPコードは３つの記憶レジスタ域を有する命
令復号レジスタ（IDR）１４２から与えられ、前
記記憶レジスタ域の各々は１つのワードを記憶す
ることができ、IDRA，IDRBおよびIDRCとして
識別される。各マクロ命令のOPコードはIDRA
セクシヨンに記憶され、変位はIDRBおよび
IDRCセクシヨンに記憶される。IDRシフター装
置１４３は、ICACHEデータ・ストア１３０か
らIDR１４２のIDRAセクシヨンにアクセスされ
た命令の所要のOPコード部分をシフトし、もし
命令が存在すればその適当な変位ワードをその
IDRBおよびIDRCセクシヨンにシフトする。
IDRおよびIDRシフター装置に対する制御ロジツ
クは第１０２図に示されるIDR／シフター制御装
置１３７である。 マクロ命令が復号ロジツクに送られた時、必要
に応じて復号装置１４０又は１４１はそのOPコ
ード部分を復号して、命令の長さ（即ち、命令が
単ワード、２倍ワード、３倍ワードのどれからな
るか）を含むOPコード記述（OPCDDSCR）情
報を提供する。命令全体が（ICACHEデータス
トア１３０から）復号ロジツクへ与えられた時、
信号SET IDR VLDが生成されてIDR／シフタ
ー制御装置１３７（第１０２図）に信号IDR
VLDを生じる。復号プロセスに続いて、マクロ
命令が基本命令が拡張命令かに従つて、開始マイ
クロアドレスが復号PROM１４０と１４１のい
ずれかからSTμADレジスタ１４４へロードされ
る。 STμADレジスタ１４４のローデイングの制御
はSTμADロード制御装置１４５に常駐する。 変位ワード（単数又は複数）が存在する場合
は、第１０４図に示される如く変位ロジツク１４
６から抽出されるIDR Ｂ又はＣに通常存在する
（あるNova命令に対しては、他の殆んど全ての
命令変位がIDRBおよびIDRから抽出されるが、
バイト変位はIDRAから抽出される）。変位は必
要に応じて符号又は零拡張され、以下に述べるよ
うにALU装置において使用されるため直接論理
アドレス（LA）バス又はCPDバスにとつて使用
可能になるようにその変位レジスタにクロツクさ
れる。 開始マイクロ・アドレスがSTμADレジスタ１
４４にクロツクされた時、信号UPDATEがIP状
態ロジツク装置１３８（第１０２図）により発さ
れて、IDR／シフター制御装置１４３に対して復
号された情報が使用されてIDR１４０／１４１か
らシフト出力可能であることを通知する。直線状
復号操作における不連続性が生じる迄それ以降の
マクロ命令の復号が継続する。直線状操作におけ
る飛越しが生じると、新らしいプログラム・カウ
ンタ・アドレス（LA４〜３１）が論理アドレ
ス・バスからのプログラムカウンタ・レジスタに
おくことができるようにマイクロ順序付け装置が
命令処理装置のプログラム・カウンタ・レジスタ
１４７（第１０４図）に対し信号IPSTRTを発
する。開始マイクロアドレスレジスタ１４４がリ
セツトされ、例えば適当な待機ルーチンの開始マ
イクロアドレスが新らしいプログラム・カウンタ
と関連する命令に対する復号プロセスが開始でき
る迄その内部におかれる。 ある状態においては、復号されつゝある一連の
マクロ命令が１つ以上の物理 ページに存在す
る。そのような条件下では、ICACHE制御装置
がICACHEデータ・ストア１３０に記憶される
ページの終りを検出する時、次のページを
ICACHEストア１３０に取出して新らしいペー
ジにおける先取り操作を続行するために特殊なル
ーチンが含まれねばならない。このように、特定
のページの最終命令が復号されて復号パイプライ
ンが事実上空になる時、命令処理装置がマクロ命
令の復号を続行し得るように、要求される新しい
ページをアクセスして物理 ページ・レジスタ１
３４を介してこの次のページをICACHEストア
１３０にロードすることを可能にする適当なペー
ジ制御ルーチンの開始マイクロアドレスを開始マ
イクロアドレス・レジスタにロードする。 もしマクロ命令がICACHEストア１３０に含
まれるページ上になければ、命令処理装置におけ
るICACHEの「外れ」の故に、適正なページが
システム・カツシエか主記憶装置のいずれかから
アクセスされねばならない。システム・カツシエ
に対するアクセスは、アドレス変換装置（ATU）
により使用されるものと同じシステムカツシエ入
力ポートにおいて行われる。しかし、本発明のシ
ステムにおいては、ICACHEはATUよりも低い
優先順位が与えられ、そのためもしATUがシス
テム・カツシエのアクセスを欲すれば、ATUが
そのアクセスを完了する迄命令処理装置はそのア
クセス要求を保持しなければならない。 本文に述べる如きICACHEロジツクの使用は、
短い分岐を逆方向に用いるプログラムにおいて非
常に有利となる。もしマクロ命令分岐変位が
ICACHEデータ・ストアにおけるワード数より
少なければ、所要のマクロ命令が依然として
ICACHEデータ・ストアに局部的に記憶されて
おり、これ以上のシステム・カツシエ又は主記憶
装置の参照が不必要となる機会が十分ある。 特定の実施態様においては、例えば、
ICACHEロジツク１２０全体はデータ・ストア
１３０内の１セツトの直接マツプされた256の２
倍ワード配列と、タツグ・ストア１３１と妥当性
ストア１３２におけるタツグおよび妥当性ビツト
を含み得る。データは整合された２倍ワードとし
てデータ・ストアに入れられ、ICACHデータ・
ストアは、第１０５図に示された命令カツシエ・
ポインタ（ICP）装置１５０からのビツトICP２
３〜２７および装置１３９からのビツトADR２
８，２９，３０を含む８つのビツトでアドレス指
定される。 命令処理装置のICACHE装置のタツグ・スト
ア１３１のコピー又はシステム・カツシエにも保
持され、後者のカツシエはデータがICACHEに
書込まれた時命令処理装置に通知できるようにこ
の情報を必要とする。 妥当性ストア１３２は、例えば、ある特定の実
施例においては、ICACHEデータストアにおけ
る各２倍ワードの妥当性を表示するため64の２倍
ワード×４妥当性ビツトの如く構成される。命令
ワードの新らしいブロツクの各々への初期取出し
は２倍ワードに対する対応する妥当性ビツトをセ
ツトし、残りの３つの妥当性ビツトをリセツトす
る。同じブロツクへの先取り操作の間、先取り２
倍ワードに対する対応する妥当性ビツトがセツト
され、残りの３つの妥当性ビツトは同じ状態を維
持する。ブロツクにおける最終２倍ワードが不必
要なシステム・カツシエの障害を避けるため先取
りされる時、先取り操作は停止する。 もしICACHE操作が物理 ページの終りに達
しプログラム・カウンタ（PCビツト４〜２１）
の次の論理ページに対する次に物理 ページ・ア
ドレスを得ることが必要となる如きものであれ
ば、ICACHE制御論理装置１３６（第１０２図）
は、STμADロード制御ロジツク１４５（第１０
３図）に与えられる信号（信号ICATとして識
別）を存続させる。その時のページの終りにおけ
る最後のマクロ命令が復号された時、STμAD制
御ロジツク１４５はICATマイクロコード・ルー
チンに対する開始マイクロアドレスを与え、この
ルーチンはこれと同時にICACHEデータ・スト
ア１３０に対する次の物理 ページの転送のため
必要なアドレス変換操作を実行する。 命令処理装置は命令ストリームに対する２つの
ポインタを使用する。第１のポインタは実行中の
命令の論理アドレスを保持するプログラム・カウ
ンタ・レジスタ１４７（第１０４図）であり、第
２のポインタは復号ロジツクに必要な次のマクロ
命令の論理アドレスを保持する命令カツシエ・ポ
インタ（ICP）１５０（第１０６図）である。別
のレジスタPICP１５２（物理 命令カツシエ・
ポインタ）は命令カツシエ・ポインタ（ICP）の
ビツト４〜２１により表示される論理ページの物
理 ページ・アドレスを保持する。このため、
ICP１５０は先取り論理アドレス・ポインタとし
て機能し、PICPは先取り物理 アドレス・ポイ
ンタとして機能する。プログラム・カウンタ１４
７とICP１５０は、命令処理装置の動作の開始時
に論理アドレス・バスからロードされる。復号パ
イプライン操作が充填される時、ICPはプログラ
ム・カウンタの前に増分される。ICACHE障害
又は「外れ」と同時にPICP物理 アドレスはメ
モリーの参照に使用され、ICPアドレスは適正ペ
ージの終りに達した時アドレス変換のための次の
論理ページ・アドレスに対するポインタとして使
用される。 命令処理装置の動作によれば、命令が局部的に
ICACHEにおいて使用可能である時最適の性能
が得られ、これによりこの命令はマイクロ順序付
け装置がこの命令を要求する時略々即時に使用可
能となる。ICACHEにおいて局部的に使用可能
でない命令は、システム・カツシエ・アクセス操
作およびページ障害ルーチン操作に依存する時間
量を要する。 マクロ命令復号ロジツクは前述の如くIDRA，
IDRB，IDRCフイールドとして識別される３つ
の16ビツト・フイールドを使用する。「Ａ」のフ
イールドはOPコードを含むが、「Ｂ」と「Ｃ」の
フイールドは「Ａ」フイールド又は命令ストリー
ムにおいて追従するマクロ命令の１つ以上のフイ
ールドにおける命令に対する変位を含む。命令復
号レジスタIDR１４２は、もし可能ならば、３つ
のIDRフイールドのどれかが空である時、
ICACHE（ICP制御装置１３６）に対してワード
要求を送ることにより３つの全てのフイールドを
充填状態に保持するように構成される。前述の如
く、もしICACHEワード要求がICACHEの「外
れ」を結果として生じるならば、システム・カツ
シエ取出しが開始される。 命令復号レジスタ１４２の「Ａ」フイールドは
復号ロジツクPROM１４０又は１４１によつて
使用されてマクロ命令のOPコードを復号し、又
要求されるマクロ命令の開始アドレスを提供す
る。 「Ｂ」および「Ｃ」フイールドはもしあれば要求
される変位を決定する。各フイールドは長さが１
ワードであり、従つて命令処理装置が変位を復号
して正規化し得る最も長い命令は３ワードの最大
長さを有する。 命令復号レジスタのＡフイールドが充填状態で
ある時、復号PROM１４０又は１４１は命令の
OPコードを復号する。OPコードと変位を含む命
令全体を命令復号レジスタにあるならば、信号
IDRVLDがIDRシフター制御ロジツク１３７に
より存続させられて、STμADレジスタ１４４に
対する開始マイクロアドレスを与えるように命令
全体が復号される用意があることをIP状態ロジ
ツク１３８に通知する。変位を抽出する変位ロジ
ツク１４６は必要に応じてこれを符号拡張又は零
拡張し、次にこれを変位レジスタにロードする。
もし変位の指標がALUボード上にあるならば、
変位はラツチ装置１５３を介してCPDバスに与
えるためこれに対してラツチされる。変位の指標
がPCレジスタ１４７であるならば、変位は加算
器１４８におけるPCビツトに加えられ、第１０
４図に示す如くラツチ１４９を介して論理アドレ
ス・バスに与えられる。 前記ローデイング・プロセスの間、命令復号レ
ジスタ１４２は、次の命令を受取る用意のできる
ように復号された命令の長さによつて即ち１又は
２又は３ワードシフトされる。IDRシフター装置
１４３は命令復号レジスタ１４２の内容のこのよ
うなシフトを提供するように作用する。３ワード
のシフトは、例えば、ICACHEから（又は
ICACHEの「外れ」と同時に直接メモリーから）
次の命令を受取る用意のため命令復号レジスタを
完全に空にする。例えば、シフターは、
ICACHEからアクセスされた２倍ワード命令の
どちらかのワードを直接命令復号レジスタのどこ
かにロードさせ得る。IDR１４２における位置決
めはIDRの妥当ビツトの検査によつてなされる。
このように、もし「Ａ」フイールドが無効であれ
ば、入力命令データは「Ａ」のフイールドにロー
ドされる。命令復号レジスタ１４２における３つ
のフイールドのどれかが空である時は常に、その
ビツト２３〜２７がICACHEにおけるどの２倍
ワードがアクセスされるかを一義的に決定する
ICACHEポインタ（ICP）１５０により決定され
るように、次の命令のアクセスのためICACHE
制御ロジツク１３６を介してワード要求が
ICACHEになされる。もしこの命令が単ワード
命令であるならば、取出し要求制御ロジツク１５
１（第１０５図）から得たICPビツト２８〜３０
およびICPXビツト２８〜３０が、ワード・ポイ
ンタ・ロジツク１３９（第１０２図）に示す如き
命令として２倍ワードのどのワードが使用される
べきかを一義的に決定する。 もし命令復号レジスタ１４２が少くとも２つの
フイールドを空にし、ワード・ポインタが偶数の
２倍ワードを指示するならば、この２倍ワードは
IDRの２つの空のフイールドにロードされること
になる。ローデイングの後、ICACHEポインタ
１５０はこれが次の２倍ワードを指示するように
増分されることになる。もしIDRが唯１つの空の
フイールドしかもたず、ワードポインタが偶数の
２倍ワードを指示するならば、第１のワードが
IDRにロードされ、ワード・ポインタは２倍ワー
ドの第２のワードを指示するよう送られ、
ICACHEポインタは同じ状態を維持する。ワー
ドポインタが第２のワードを指示する時、唯１つ
のワードがICACHEからアクセスすることがで
き、命令復号レジスタにロードされる。 復号ロジツクは、２セツトの復号PROM１４
０と１４１の内の一方における場所を選択するた
め使用される事前復号ロジツク１５４（第１０３
図）を使用する。前述の如く、１セツトの
PROM１４０は１セツトの基本命令（例、
Nova／Eclipse命令）を保持し、第２のセツトの
PROM１４１は拡張命令（例、Eagle命令）を保
持する。基本セツトの復号PROM１４０に対す
る復号プロセスは２つの段階で行われ、第１のレ
ベルは、復号ロジツク１４０がOPコードを復号
して適正な形態とシーケンスの変位情報により使
用可能になるように、基本マクロ命令を適正形態
におくため使用されるシフターの出力側で事前復
号ロジツク１５４において実施される。このよう
なロジツクは第１２２図に更に詳細に示される。
拡張されたセツトに対する命令は既に所望の形態
にあつて、復号PROM１４１に与えられる前に
事前復号される必要はない。いずれの場合も各入
力マクロ命令が復号PROM１４０又は１４１の
選択された一方の少くとも１つの場所にマツプし
てマイクロ順序付け装置に対して与えるための所
要のOPコード記述子および所要の開始マイクロ
アドレスを生じる。 復号PROM１４０（例、Nova／Eclipse）又
は復号PROM１４１（例、Eagle）の出力を選択
する判定はIDRAの選択されたビツト（例、前述
の如く、ビツト０，１２〜１５）を検査すること
によりなされる。前述の如く、復号PROMの選
択は従来システムにおける如く別個に表示された
「モード」ビツトによつて決定さるのではない。
従来のプロセスでは復号操作を相互に排他的なも
のにする。対照的に、本システムは適当な復号操
作の選定を命令単位で行うが、これは各命令がこ
のような復号の選択を決定するのに必要な情報を
本来自ら保持しているためである。 第１０１図乃至第１０６図に関して先に述べた
操作を行うため命令処理装置のブロツク図を構成
する特定の論理回路は第１０７図乃至第１３６図
に示される。ICACHEデータ・ストタ１３０お
よびICACHEデータ・ストア・アドレス入力ロ
ジツクはそれぞれ第１０７図および第１０８図に
示され、メモリーからカツシエ・ブロツク・ワー
ドを供給するCMPレジスタ１３４は第１０９図
および第１０９Ａ図に示される。ICACHEタツ
グ・ストア１３１は又第１０９Ｂ図および第１０
９Ｃ図に示され、ICACHE妥当性ストア１３２
は妥当性ストア・アドレス入力と共にそれぞれ第
１１０図と第１１１図に示される。コンパレータ
１３３と信号SET IDR VLDを与えるロジツク
は第１１２図に示される。 第１１３図はIDRシフター１４３を示し、IDR
シフター制御ロジツク１３７は第１１４図に示さ
れる。命令復号レジスタ（IDR）装置１４２は第
１１５図に示され、図示の如くIDRセクシヨン
Ａ，Ｂ，Ｃを含む。 ICACHE論理回路に関しては、第１０６図の
ICACHEポインタ（ICP）ロジツク１５０および
ICP論理アドレスドライバ・ロジツクは更に詳細
に第１１６図および第１１７図にそれぞれ示され
る。第１０５図のICACHEポインタ先取り要求
制御ロジツク１５１および物理ICP変換レジスタ
１５２はそれぞれ更に詳細に第１１８図および第
１１９図に示される。他の汎用ICACHE制御ロ
ジツクは更に第１２０図に示される。 第１０３図に示す如きCPDバスからIDRAへ入
力FASA０〜１５を与えるドライバ・ロジツクは
第１２１図に示され、命令事前復号ロジツクおよ
びそのための制御が第１２２図に示される。有効
にSTμADレジスタ１４４を含む復号PROM１４
０と１４１は、IP状態ロジツク１３８と共に第
１２３図に示される。開始マイクロアドレス制御
ロジツク１４５は詳細に第１２４図に示される。 命令処理装置の変位およびプログラム・カウン
タ部に関して変位ロジツク１４６が第１２５図に
示され、これに関連する変位マルチプレクサは第
１２６図に示される。信号拡張（SEX）ロジツ
クは第１２７図に示され、零／１拡張ロジツクは
第１２８図に示される。第１２９図は第１０４図
の変位増分バツフアを示し、変位ラツチおよびド
ライバ１５３は第１３０図に示される。第１３１
図は第１０４図のプログラム・カウンタ・レジス
タ１４７およびCPDバス・ドライバを示し、加
算器１４８およびPC＋DISPラツチおよびドライ
バ装置１４９はそれぞれ第１３２図および第１３
３図に示される。プログラム・カウンタクロツ
ク・ロジツクは第１３４図に示される。 汎用命令処理装置のタイミング兼制御論理回路
は第１３５図に示され、システム・カツシエ１７
をインターフエースする命令処理装置１２に必要
なシステム・カツシエ・インターフエース・ロジ
ツクは第１３６図に示される。 マイクロ順序付け装置 マイクロ順序付け装置の主要機能は、マイクロ
順序付けボード上のランダム・アクセス・メモリ
ー（RAM）記憶装置に与えられる開始マイクロ
アドレスからマイクロ命令を生成することであ
る。本文に説明する本発明のシステムの特定の実
施態様のためのマイクロ順序付け装置ボードの全
体ブロツク図は第１３７図および第１３８図に示
される。明らかなように、RAM記憶装置はマイ
クロ制御記憶装置１７０として識別され、4Kま
での80ビツト（79ビツトプラス１パリテイ・ビツ
ト）のマイクロ命令を記憶することができ、説明
するシステムに必要な全てのマイクロ命令を記憶
するに十分である。マイクロ命令は、最初に（即
ち、システムの使用前に）適当な制御ボード・イ
ンターフエース論理装置１７１を経て適当な制御
ボードから記憶装置１７０に対して適当にロード
することができる。一たん全マイクロ命令セツト
がマイクロ制御記憶装置１７０にロードされた後
は、制御ボード・インターフエース・ロジツク
は、マイクロ命令が変更されず、あるいは別のマ
イクロ命令が記憶されなければ、もはや使用され
る必要はない。マイクロ命令に対するアドレスは
マイクロ順序付け装置ボードに対するRA入力側
に与えられる。 一たん全マイクロ命令セツトがマイクロ制御ス
トア１７０にロードされると、本システムは命令
処理装置１２により決定される如くマイクロ命令
を実行する用意ができ、この処理装置は前述の如
くマイクロ命令ルーチンに対する開始マイクロア
ドレス（STμAD）を提供する。第１３７図に示
される如く、開始マイクロアドレス（STμAD）
はバツフア１７２とAND回路１７３を介してマ
イクロ制御ストア１７０のアドレス入力側に与え
られる。開始マイクロアドレスはマイクロ制御ス
トアの適当な場所における開始マイクロ命令を選
択し、どんなデータ処理システムに対して命令を
供給する場合とも同様な方法でこのような命令が
必要とする諸操作に含まれる全データ処理システ
ム内の適当な場所に対して、バツフア１７４を介
して前記命令と関連する制御信号を供給する。 マイクロ順序付け装置は、その時のマイクロ命
令の「次のアドレス制御」フイールド（NAC０
〜１９）の適当な復号を介して次の順番のマイク
ロ命令（もしあれば）が必要とする次のアドレス
を決定する必要がある。これ迄に説明した特定の
実施例におけるこのフイールドは、マイクロ制御
ストアから得た80ビツトのマイクロ命令の20ビツ
ト・フイールドである。NACフイールドはNAC
復号ロジツク１７５により適当に復号されて次の
マイクロアドレスを得るのに必要な制御信号（そ
の内のいくつかは識別される）を提供する。この
復号プロセスは、１つのモードにおいては条件付
きのものであり得、即ちこの場合NACフイール
ドの復号は、もしあればどの条件が真であるかを
判定するため適当にテストされねばならない複数
の可能性のある条件の内の１つを条件とする。例
えば前に説明した特定の実施例においては、各々
がテスト可能な合計64条件に対して８つの条件を
表わす８つのテスト信号がある。あるいは又、別
のモードにおいては次のマイクロアドレスの選択
は関与する64条件のどれをも条件とすることがで
きない。適当なテストの後、ADDRマルチプレ
クサ装置１７６を介してマイクロ制御ストア１７
０に与えるため、復号および条件テスト・ロジツ
ク１８２によつて決定される如くアドレスが４つ
のソースの内の１つから選択される。復号兼条件
テスト・ロジツク１８２は更に詳細に第１３８図
に示される。 このように、アドレス・マルチプレクサ出力
は、（μPC＋１）装置１７７と、以前のマイクロ
命令（RA４〜１５）を受入れ、これを１だけ増
分し、これをアドレス・マルチプレクサ装置１７
６の入力側に与える増分ロジツク１７８とから得
る如き１だけ増分された以前のマイクロアドレス
を表わす次の順番のプログラム・カウンタ・アド
レス（μPC４〜１５）から選択することができ
る。 あるいは又、次のマイクロ・アドレスは、スタ
ツクRAM記憶装置１７９に記憶された特定のマ
イクロコード・ルーチンに対する複数のマイクロ
アドレスの一時的記憶から得ることができ、次の
アドレスはスタツク頂部（TOS）レジスタ１８
０を介してスタツク頂部（TOS４〜１５）にお
けるアドレスとして直接与えられる。あるいは
又、スタツク頂部のアドレスは既にスタツクから
アクセス（ポツプ）され、TOS保管レジスタ１
８１（特に、割込みプロセスの後全文脈の復元に
使用される）における以前の操作において保管さ
れ、その結果次のマイクロ命令アドレスはSTOS
レジスタに以前に保管されたスタツクデータの頂
部（STOS４〜１５）から代替的に得ることがで
きる。 アドレス・マルチプレクサに対する次のマイク
ロアドレスの別のソースは第１３８図に更に詳細
に示した復号兼条件テスト・ロジツク１８２から
の絶対アドレスでもよく、このアドレスはマイク
ロ命令ワード自体により指定される、あるいはこ
のアドレスをマイクロ順序付け装置に対して送出
するマイクロ順序付け装置ボードに対する外部の
別のソースからの、即ちその選択されたビツトが
その時のマイクロ命令からの絶対アドレス・ビツ
トと適当に連結されて次のマイクロアドレスを形
成することができる、アドレス変換装置（ATU）
又は演算論理装置（ALU）からのビツトにより
識別可能な絶対アドレスでもよい。第１３８図に
示される如く、後者のビツトは適当なレジスタ１
８３と１８４（第１３８図参照）を介してATU
送出（ATUD）レジスタ１８３におけるATU又
はCPDレジスタ１８４におけるCPDバス上の
ALUから受取ることができる。このように、第
１３８図から判るように、このようなビツト
（ATUD１３〜１４およびCPD２０〜３１）は
NACビツト０〜２，８〜１９により識別される
マイクロ命令自体からのビツトと連結されて連結
論理装置１８５によつて５つの可能なマイクロア
ドレスを形成することができる。５つの連結され
たアドレスの１つは送出マルチプレクサ装置１８
６において選択可能であり、これと同時にアドレ
ス・マルチプレクサ１７６に対して与えることが
可能である。 次の可能なマイクロアドレス（TOS４〜１５
又はSTOS４〜１５）に対する所要のスタツク・
データを得るため、適当なスタツク・ポインタ・
ロジツク１８７とスタツク制御ロジツク１８８が
スタツクRAM装置１７９と共に使用される。ス
タツク・ポインタ・ロジツク１８７を介して与え
られるスタツク・アドレスは一連のマイクロ命令
アドレスの場所を決定し、このマイクロ命令アド
レスはマイクロコード・ルーチンのため必要であ
り、そのシーケンスは既にスタツク・マルチプレ
クサ装置１８９を介してスタツクに与えられ、そ
の入力はその時処理中のマイクロ命令からの絶対
アドレス（AA４〜１５）として、あるいはマイ
クロプログラム・カウンタ１７７（μPC＋１）か
ら、又はCPDバスを介して送出されたALUソー
ス（CPD２０〜３１）から、又は以前に保管レ
ジスタ１９０に保管されたアドレス（AD４〜１
５）から得られるアドレスとして得られる。 スタツクRAMに記憶されたマイクロ・コード
ルーチンが完了した時にこのスタツクは空にな
り、スタツク・ポインタ・ロジツク１８７からの
STKMT信号は、新らしい開始マイクロアドレ
ス（STμAD）が次のマイクロ命令又はそのシー
ケンスを提供するため必要とされることを表示す
るよう命令処理装置に対して与えるためIPOP検
出兼ラツチ・ロジツク１９１の出力側に適当な
IPOPOUT信号を生じる。 条件付き飛越し命令（CJMP）において同じこ
とを示すマイクロ順序付け装置の作用の簡単な一
例として、次のマイクロ命令のアドレスが、条件
が真ならばマイクロプログラムがそこへ飛越しを
行わねばならない送出マルチプレクサからの絶対
アドレスとして、あるいは条件が真でなければマ
イクロプログラム・カウンタ（PC＋１）からの
次の順番のプログラム・アドレスとして与えられ
るものと仮定しよう。例えば、もし現在のマイク
ロアドレスがマイクロ制御ストア１７０の選択さ
れた場所（例、場所「100」）にあるものとすれ
ば、次のマイクロアドレスは、条件が真でなけれ
ば次の順番のプログラム・カウンタ・アドレスに
より示される場所（例、場所「101」）となるか、
条件が真であれば指定された絶対アドレス（例、
場所「500」）への飛越しとなる。マイクロ順序付
け装置が２つの場所のどちらが、即ち絶対アドレ
ス（ADD４〜１５）又はマイクロプログラム・
カウンタ・アドレス（μPC４〜１５）のどちらが
選択されるかを判定するために、条件が「真」で
あるかどうかの判定のテストをしなければならな
い。 もしこの条件のテストが条件アウト・ロジツク
１９２における真を見出すならば、絶対アドレス
（AAD４〜１５）はアドレス・マルチプレクサ１
７６からの適正なアドレスとして選択され、もし
この条件が真でなければ、次のマイクロプログラ
ム・カウンタ・アドレス（μPC４〜１５）が選択
される。テスト・ロジツク１９８は第１３８図に
示される。 以上に説明したように、このシステムは、論理
アドレス・バス上の２つの異なるビツト数を有す
る論理アドレスに応答して、物理アドレス・バス
上に前記２つの内の１つのビツト数を有する物理
アドレスを与えることが出来る。例えば、このシ
ステムは従来のシステムにおいて用いられていた
16ビツトの論理アドレスと32ビツトの論理アドレ
スの両方に応答することができ、これによつて16
ビツト・システム（NOVA及びECLIPSEシステ
ム）に対する命令セツトの命令と32ビツト・シス
テム（現在MVシリーズ・システムとして知られ
ているEAGLEシステム）に対する命令セツトの
命令の双方を互換性を持つて動作させられる。論
理アドレス・バスは16ビツト及び３２ビツトの論
理アドレスを扱い、これらは32ビツトの物理アド
レスに変換されて、従来の16ビツト・システムの
主メモリーで収容可能な命令より多くの命令を収
容するように拡張された主メモリーをアクセスす
るために用いられる。 16ビツト及び32ビツトの論理アドレスを扱うた
めのシステムを用いることによつて、このシステ
ムは従来のシステム用に設計された16ビツト・ソ
フトウエアを拡張された32ビツト・ソフトウエア
と同様に用いることができ、システムのデータ処
理能力を劇的に増大することができた。 本発明のシステムのこれまでに述べた独特の作
用は、その構成および作用にとつて全く本来的な
ものであり、他の以前からの公知のデータ処理シ
ステムでは必要とされずあるいは示唆されない諸
操作を提供するものである。
第１図は本文に説明される本発明のデータ処理
システム全体を示すブロツク図、第２図は第１図
のシステムのシステム・カツシエ装置のブロツク
図、第３図は第１図のシステムのバンク制御装置
のブロツク図、第４図は第１図のシステムの主記
憶装置のモジユールのブロツク図、第５図乃至第
４３図は第２図のシステム・カツシエを構成する
特定の論理回路、第４４図乃至第６３図は第３図
のバンク制御装置を構成する特定の論理回路、第
６４図乃至第７８図は第４図の主記憶装置モジユ
ールを構成する特定の論理回路、第７９図乃至第
８１図は第１図のシステムのアドレス変換装置を
示すブロツク図、第８２図乃至第１００図は第７
９図乃至第８１図のアドレス変換装置を構成する
特定の論理回路、第１０１図乃至第１０６図は第
１図のシステムの命令処理装置を示すブロツク
図、第１０７図乃至第１３６図は第１０１図乃至
第１０６図の命令処理装置を構成する特定の論理
回路、第１３７図および第１３８図は第１図のシ
ステムのマイクロ順序付け装置のブロツク図であ
る。 １１……演算論理装置（ALU）、１２……命令
処理装置、１３……マイクロ順序付け装置、１４
……アドレス変換装置（ATU）、１５……記憶シ
ステム、１６……主記憶装置、１７……補助カツ
シエ記憶装置、１８……バンク制御装置、１９…
…中央処理装置アドレスバス、２０……制御処理
メモリー（CPM）バス、２１……Ｉ／Ｏアドレ
ス・バス、２２……Ｉ／Ｏメモリー／データ・バ
ス、２３……Ｉ／Ｏチヤネル装置、２４……制御
ボード制御処理装置、２５〜３１……バス、３３
……テレタイプ・システム、３４……フロツピ
ー・デイスク・システム、３５……マイクロ・プ
ロセサ・コンピユータ、３８……記憶システム・
ポート、３９……直接アクセス経路、４０……高
速カツシエ・データ・ストア、４１……CPORT
アドレス・レジスタ、４２……IPORTアドレ
ス・レジスタ、４３，４４……タツグストア装
置、４５，５２……コンパレータ、４６……カツ
シエ書込みデータ・レジスタ、４７，４８……マ
ルチプレクサ、５０，５１……ドライバ装置、５
３〜５５……レジスタ、６０……メモリー列、６
２……バツフア、６３……レジスタ、６５……制
御ロジツク、６６……コンパレータ、６７……ラ
ツチング回路、６９……マルチプレクサ、７０…
…誤り訂正ロジツク、１００……ATU変換スト
ア、１０１……レジスタ、１０２……タツグ・ス
トア、１３０，１０４……RAM、１０５……コ
ンパレータ、１０６……レジスタ、１０７，１０
９……マルチプレクサ、１１０……エンコーダ、
１１１……リング保護論理回路、１２０……命令
カツシエ・ロジツク、１２１……復号ロジツク、
１２２……プログラム・カウンタ／変位ロジツ
ク、１２３……制御兼状況ロジツク、１３０……
データ・ストア、１３１……タツグ・ストア、１
３２……妥当性ストア、１３３……コンパレー
タ、１４０，１４１……命令復号装置、１４２…
…命令復号レジスタ（IDR）、１４３……IDRシ
フター装置、１４４……レジスタ、１４６……変
位ロジツク、１４７……プログラム・カウンタ・
レジスタ、１５０……命令カツシエ・ポインタ
（ICP）、１５１……取出し要求制御ロジツク、１
５４……事前復号ロジツク、１７０……マイク
ロ・ストア装置、１７１……制御ボード・インタ
ーフエース論理装置、１７５……NAC復号ロジ
ツク、１７６……ADDRマルチプレクサ、１７
９……スタツクRAM記憶装置、１８０……スタ
ツク・レジスタ、１８１……保管TOSレジスタ、
１８２……テスト・ロジツク、１８７……スタツ
ク・ポインタ・ロジツク、１８８……スタツク制
御ロジツク、１８９……スタツク・マルチプレク
サ、１９０……保管レジスタ、１９２……条件ア
ウト・ロジツク、１９５……条件マルチプレク
サ。
システム全体を示すブロツク図、第２図は第１図
のシステムのシステム・カツシエ装置のブロツク
図、第３図は第１図のシステムのバンク制御装置
のブロツク図、第４図は第１図のシステムの主記
憶装置のモジユールのブロツク図、第５図乃至第
４３図は第２図のシステム・カツシエを構成する
特定の論理回路、第４４図乃至第６３図は第３図
のバンク制御装置を構成する特定の論理回路、第
６４図乃至第７８図は第４図の主記憶装置モジユ
ールを構成する特定の論理回路、第７９図乃至第
８１図は第１図のシステムのアドレス変換装置を
示すブロツク図、第８２図乃至第１００図は第７
９図乃至第８１図のアドレス変換装置を構成する
特定の論理回路、第１０１図乃至第１０６図は第
１図のシステムの命令処理装置を示すブロツク
図、第１０７図乃至第１３６図は第１０１図乃至
第１０６図の命令処理装置を構成する特定の論理
回路、第１３７図および第１３８図は第１図のシ
ステムのマイクロ順序付け装置のブロツク図であ
る。 １１……演算論理装置（ALU）、１２……命令
処理装置、１３……マイクロ順序付け装置、１４
……アドレス変換装置（ATU）、１５……記憶シ
ステム、１６……主記憶装置、１７……補助カツ
シエ記憶装置、１８……バンク制御装置、１９…
…中央処理装置アドレスバス、２０……制御処理
メモリー（CPM）バス、２１……Ｉ／Ｏアドレ
ス・バス、２２……Ｉ／Ｏメモリー／データ・バ
ス、２３……Ｉ／Ｏチヤネル装置、２４……制御
ボード制御処理装置、２５〜３１……バス、３３
……テレタイプ・システム、３４……フロツピ
ー・デイスク・システム、３５……マイクロ・プ
ロセサ・コンピユータ、３８……記憶システム・
ポート、３９……直接アクセス経路、４０……高
速カツシエ・データ・ストア、４１……CPORT
アドレス・レジスタ、４２……IPORTアドレ
ス・レジスタ、４３，４４……タツグストア装
置、４５，５２……コンパレータ、４６……カツ
シエ書込みデータ・レジスタ、４７，４８……マ
ルチプレクサ、５０，５１……ドライバ装置、５
３〜５５……レジスタ、６０……メモリー列、６
２……バツフア、６３……レジスタ、６５……制
御ロジツク、６６……コンパレータ、６７……ラ
ツチング回路、６９……マルチプレクサ、７０…
…誤り訂正ロジツク、１００……ATU変換スト
ア、１０１……レジスタ、１０２……タツグ・ス
トア、１３０，１０４……RAM、１０５……コ
ンパレータ、１０６……レジスタ、１０７，１０
９……マルチプレクサ、１１０……エンコーダ、
１１１……リング保護論理回路、１２０……命令
カツシエ・ロジツク、１２１……復号ロジツク、
１２２……プログラム・カウンタ／変位ロジツ
ク、１２３……制御兼状況ロジツク、１３０……
データ・ストア、１３１……タツグ・ストア、１
３２……妥当性ストア、１３３……コンパレー
タ、１４０，１４１……命令復号装置、１４２…
…命令復号レジスタ（IDR）、１４３……IDRシ
フター装置、１４４……レジスタ、１４６……変
位ロジツク、１４７……プログラム・カウンタ・
レジスタ、１５０……命令カツシエ・ポインタ
（ICP）、１５１……取出し要求制御ロジツク、１
５４……事前復号ロジツク、１７０……マイク
ロ・ストア装置、１７１……制御ボード・インタ
ーフエース論理装置、１７５……NAC復号ロジ
ツク、１７６……ADDRマルチプレクサ、１７
９……スタツクRAM記憶装置、１８０……スタ
ツク・レジスタ、１８１……保管TOSレジスタ、
１８２……テスト・ロジツク、１８７……スタツ
ク・ポインタ・ロジツク、１８８……スタツク制
御ロジツク、１８９……スタツク・マルチプレク
サ、１９０……保管レジスタ、１９２……条件ア
ウト・ロジツク、１９５……条件マルチプレク
サ。
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Claims (1)
- 【特許請求の範囲】 １ 16個のアドレス・ビツトを有する第１の論理
アドレスと、32個のアドレス・ビツトを有する第
２の論理アドレスとを用いるデータ処理システム
において、 前記第１の論理アドレスを用いることが必要な
第１の組と、前記第２の論理アドレスを用いるこ
とが必要な第２の組とからなる、２組の命令ワー
ドを供給する手段１２０，１４２，１４３と、 マイクロ命令の先頭アドレスと、論理アドレス
を発生するのに用いる論理アドレス情報とを供給
するために、それが前記第１の論理アドレスと第
２の論理アドレスのどちらの論理アドレスを用い
ることが必要かを識別する選択されたビツトパタ
ーンを夫々含む前記命令ワードをデコードする手
段１４０，１４１を含む命令処理装置と、 前記先頭アドレスに応答して、論理アドレスの
発生などの所要の処理を実行するための複数のマ
イクロ制御信号を発生するために、１つ以上のマ
イクロ命令のシーケンスを供給する、マイクロシ
ーケンス装置１３と、 前記論理アドレス情報に応答して、16個のビツ
トを有する第１の論理アドレスとして認識された
論理アドレスを32個のビツトを有する論理アドレ
スに変換する手段（第１０４図の１４６，１４
９）（第１０１図の１２２）と、 前記マイクロ制御信号の内の選択されたものに
応答して、32ビツトの論理アドレスを32ビツトの
物理アドレスに変換するアドレス変換装置１４
と、 前記マイクロ制御信号の内の選択されたものに
応答して、算術または論理演算を実行する算術論
理演算装置１１と、 データ処理システムで用いるデータ情報を記憶
し、このデータ情報の記憶場所が前記32ビツトの
物理アドレスで識別される主メモリー装置１６
と、前記データ情報の選択された一部を記憶し、
少なくとも１組の入力および出力ポートを有する
一時記憶装置１７とを含む、メモリー装置１５
と、 前記主メモリー装置と前記一時記憶装置との間
に接続され、両者の間のデータ情報の転送および
転送の制御をするための制御装置１６と、 前記少なくとも１組の入力および出力ポートを
前記命令処理装置と前記算術論理演算装置と前記
アドレス変換装置とに接続し、それらの間で情報
を転送するための第１の手段１７Ａと、 からなるデータ処理システム。
Applications Claiming Priority (1)
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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