JPH0580833B2 - - Google Patents
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- Publication number
- JPH0580833B2 JPH0580833B2 JP60081571A JP8157185A JPH0580833B2 JP H0580833 B2 JPH0580833 B2 JP H0580833B2 JP 60081571 A JP60081571 A JP 60081571A JP 8157185 A JP8157185 A JP 8157185A JP H0580833 B2 JPH0580833 B2 JP H0580833B2
- Authority
- JP
- Japan
- Prior art keywords
- epitaxial growth
- type
- manufacturing
- film
- conductivity type
- Prior art date
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- Expired - Lifetime
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Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は、半導体素子の製造方法に関する。
Ｂ 発明の概要
本発明は基板にエピタキシヤル成長法を併用し
て不純物をドーピングすることでＰ−n-−n+−
Ｐ導電型又はｎ−P-−P+−ｎ導電型の半導体素
子を製造するにおいて、 エピタキシヤル成長により発生した表面積層欠
陥部分に酸化ケイ素膜又は窒化ケイ素膜をマスク
として形成し、この後にＰ導電型又はｎ導電型の
不純物を選択拡散することにより、 前記表面積層欠陥部分に因るパンチスルーを無
くしたものである。
て不純物をドーピングすることでＰ−n-−n+−
Ｐ導電型又はｎ−P-−P+−ｎ導電型の半導体素
子を製造するにおいて、 エピタキシヤル成長により発生した表面積層欠
陥部分に酸化ケイ素膜又は窒化ケイ素膜をマスク
として形成し、この後にＰ導電型又はｎ導電型の
不純物を選択拡散することにより、 前記表面積層欠陥部分に因るパンチスルーを無
くしたものである。
Ｃ 従来の技術
従来、逆導通サイリスタ、ゲートターンオフサ
イリスタ等では素子の高耐圧化を図るためにベー
ス層の厚みを増すことが知られているが、これは
素子のオン電圧が上昇するという欠点がある。こ
の欠点を克服するために、高耐圧化に伴うベース
層厚みの増加を小さくする方法として、高抵抗基
板に低抵抗層を形成しておくもの、例えばｎ型基
板を用いる場合に基板にＰ−n-−n+−Ｐ導電型
の順に半導体層を形成し、n-，n+半導体層で高
耐圧部を形成するものがある。この場合の濃度分
布を第６図に示す。
イリスタ等では素子の高耐圧化を図るためにベー
ス層の厚みを増すことが知られているが、これは
素子のオン電圧が上昇するという欠点がある。こ
の欠点を克服するために、高耐圧化に伴うベース
層厚みの増加を小さくする方法として、高抵抗基
板に低抵抗層を形成しておくもの、例えばｎ型基
板を用いる場合に基板にＰ−n-−n+−Ｐ導電型
の順に半導体層を形成し、n-，n+半導体層で高
耐圧部を形成するものがある。この場合の濃度分
布を第６図に示す。
上記低抵抗層n+は通常の不純物拡散方法のみ
で形成するのは困難であるため、エピタキシヤル
成長法を併用した不純物ドーピングによつて形成
するものであつた。
で形成するのは困難であるため、エピタキシヤル
成長法を併用した不純物ドーピングによつて形成
するものであつた。
Ｄ 発明が解決しようとする問題点
従来のエピタキシヤル成長法を併用した半導体
製造方法においては、第５図に示すように、エピ
タキシヤル成長時に生じた表面積層欠陥Ｓ（sta−
king fault shadow 又は spike）を通してＰ
エミツタ層の拡散形成時にＰ型不純物がパイプ状
に異常拡散してしまう。そして、この異常拡散部
分では第６図に破線で示すような不純物分布にな
り、J2接合に逆電圧を印加したときに部分的パン
チスルーを起し、漏れ電流の大きな増大をもたら
して結果的に耐圧不良となるという問題があつ
た。
製造方法においては、第５図に示すように、エピ
タキシヤル成長時に生じた表面積層欠陥Ｓ（sta−
king fault shadow 又は spike）を通してＰ
エミツタ層の拡散形成時にＰ型不純物がパイプ状
に異常拡散してしまう。そして、この異常拡散部
分では第６図に破線で示すような不純物分布にな
り、J2接合に逆電圧を印加したときに部分的パン
チスルーを起し、漏れ電流の大きな増大をもたら
して結果的に耐圧不良となるという問題があつ
た。
この問題については、エピタキシヤル成長によ
り生じた表面積層欠陥を発生させないようにすれ
ば良いことになるが、素子が大面積になるほど表
面積層欠陥を皆無にすることが極めて難しくなる
し、仮に実現し得たとしても歩留りを非常に悪く
する。
り生じた表面積層欠陥を発生させないようにすれ
ば良いことになるが、素子が大面積になるほど表
面積層欠陥を皆無にすることが極めて難しくなる
し、仮に実現し得たとしても歩留りを非常に悪く
する。
Ｅ 問題点を解決するための手段
本発明は上記問題点に鑑み、第１図にＰ−n-
−n+−Ｐ導電型の場合で示すような製造方法を
提案するものである。
−n+−Ｐ導電型の場合で示すような製造方法を
提案するものである。
まず、ｎ導基板を用いてその片面に不純物をデ
ポジシヨンさせてエピタキシヤル成長法でn+半
導体層を形成する（第１図ａ）。図中はエピタ
キシヤル成長により形成された部分で導電型はＰ
又はｎである。まタ、はエピタキシヤル成長に
より生じた表面積層欠陥部分を示す。
ポジシヨンさせてエピタキシヤル成長法でn+半
導体層を形成する（第１図ａ）。図中はエピタ
キシヤル成長により形成された部分で導電型はＰ
又はｎである。まタ、はエピタキシヤル成長に
より生じた表面積層欠陥部分を示す。
次に、熱酸化等により酸化ケイ素（SiO2）膜
を表面積層欠陥部分のみに形成する（第１図ｂ）。
を表面積層欠陥部分のみに形成する（第１図ｂ）。
次に、酸化ケイ素膜をマスクとして選択拡散が
可能なＰ型不純物をデポジシヨンする（第１図
ｃ）。
可能なＰ型不純物をデポジシヨンする（第１図
ｃ）。
最後に酸化ケイ素膜及びシリケートガラス膜等
を覗き、両面にＰ導電層を形成する（第１図ｄ）。
を覗き、両面にＰ導電層を形成する（第１図ｄ）。
Ｆ 作用
エピタキシヤル成長により発生する表面積層欠
陥部分にはＰ型不純物拡散を起さないようにして
導電層を形成する。
陥部分にはＰ型不純物拡散を起さないようにして
導電層を形成する。
Ｇ 実施例
第２図は本発明方法の一実施例を示す製造工程
図である。
図である。
(1) 第２図ａに示す比抵抗300Ω−cm、厚み
400μmのｎ型シリコンウエハの片面にシート抵
抗40Ω／□のリンをPOCl3（塩化ホスホリル）
を用いてデポジシヨンし（第２図ｂ）、さらに
その面に１×1013cm-3、80μmのエピタキシヤ
ル成長を行い、1250℃で31時間の押し込み酸化
（dr−ivein）を行う（第２図ｃ）。
400μmのｎ型シリコンウエハの片面にシート抵
抗40Ω／□のリンをPOCl3（塩化ホスホリル）
を用いてデポジシヨンし（第２図ｂ）、さらに
その面に１×1013cm-3、80μmのエピタキシヤ
ル成長を行い、1250℃で31時間の押し込み酸化
（dr−ivein）を行う（第２図ｃ）。
(2) 次に、1150℃、１時間のウエツト熱酸化によ
りウエハ全面に酸化ケイ素（SiO2）膜を形成
し、フオトリソグラフイを用いてエピタキシヤ
ル成長により生じた表面積層欠陥部分を残し
て他のSiO2膜を除去する（第２図ｄ）。
りウエハ全面に酸化ケイ素（SiO2）膜を形成
し、フオトリソグラフイを用いてエピタキシヤ
ル成長により生じた表面積層欠陥部分を残し
て他のSiO2膜を除去する（第２図ｄ）。
(3) SiO2膜を拡散マスクとして用い、固体拡散
源を用い、875℃、60分でボロンの選択拡散を
行う（第２図ｅ）。このときのシート抵抗は例
えば210Ω／□である。
源を用い、875℃、60分でボロンの選択拡散を
行う（第２図ｅ）。このときのシート抵抗は例
えば210Ω／□である。
(4) HF水溶液を用いてSiO2膜及びシリケートガ
ラス（例えばBSG膜）をすべて除去する。
ラス（例えばBSG膜）をすべて除去する。
(5) 1250℃、79時間の条件で押し込み拡散を行う
（第２図ｆ）。このときのボロンの拡散層は例え
ば表面濃度１×1017cm-3、拡散深さ48μmであ
る。
（第２図ｆ）。このときのボロンの拡散層は例え
ば表面濃度１×1017cm-3、拡散深さ48μmであ
る。
(6) ウエハを周知の方法によりJ2接合に対して正
ベベリングし、シリコーンゴムによつて接合表
面を保護する。
ベベリングし、シリコーンゴムによつて接合表
面を保護する。
以上までの工程によつて、エピタキシヤル成長
による表面積層欠陥の発生部分でのＰ型不純物
の異常拡散を防止する。なお、表面積層の欠陥部
分は、光学顕微鏡等を用いれば容易に検出できる
し、他に公知の画像処理技術等を用いれば自動検
出もできる。
による表面積層欠陥の発生部分でのＰ型不純物
の異常拡散を防止する。なお、表面積層の欠陥部
分は、光学顕微鏡等を用いれば容易に検出できる
し、他に公知の画像処理技術等を用いれば自動検
出もできる。
また、欠陥部分への酸化ケイ素膜や窒化ケイ素
膜の形成は、例えば次のような公知のフオトリソ
グラフイー技術によつて簡単に実現される。
膜の形成は、例えば次のような公知のフオトリソ
グラフイー技術によつて簡単に実現される。
まず、SiO2膜を形成したウエハー上にネガ型
フオトレジストをスピンコート法などで均一に塗
布する。次に、欠陥部分及びその周辺部に光を当
てて感光させる。これを現像することにより欠陥
部分及びその周辺部のレジストのみが残る。この
レジストをマスクとしてSiO2膜をエツチング除
去する。
フオトレジストをスピンコート法などで均一に塗
布する。次に、欠陥部分及びその周辺部に光を当
てて感光させる。これを現像することにより欠陥
部分及びその周辺部のレジストのみが残る。この
レジストをマスクとしてSiO2膜をエツチング除
去する。
第３図は上記工程によつたＰ−n-−n+−Ｐ導
電型半導体の不純物分布を示す、破線は表面積層
欠陥部分の不純物分布を示す。この特性からも明
らかなように、J2接合への逆電圧印加にも表面積
層欠陥部分でのパンチスルーを無くして高耐圧を
確保できることになる。
電型半導体の不純物分布を示す、破線は表面積層
欠陥部分の不純物分布を示す。この特性からも明
らかなように、J2接合への逆電圧印加にも表面積
層欠陥部分でのパンチスルーを無くして高耐圧を
確保できることになる。
第４図には本実施例に基づいて作製された半導
体素子の室温でのJ2接合の耐圧特性例を実線で示
し、従来の方法による耐圧特性例（破線）に較べ
て３倍以上の高耐圧を得ることができた。
体素子の室温でのJ2接合の耐圧特性例を実線で示
し、従来の方法による耐圧特性例（破線）に較べ
て３倍以上の高耐圧を得ることができた。
なお、実施例においては、ｎ型不純物をドーピ
ングしたエピタキシヤル成長を用いた場合、Ｐエ
ミツタ層とＮベース層とは短絡されてしまうこと
になるが、通常逆導通サイリスタ、ゲートターン
オフサイリスタではJ1接合の耐圧は必要としない
場合が多いため特に問題とならないし、ゲートタ
ーンオフサイリスタ等は他の部分も積極的に短絡
することによりオフ特性の改善を図ることができ
る。
ングしたエピタキシヤル成長を用いた場合、Ｐエ
ミツタ層とＮベース層とは短絡されてしまうこと
になるが、通常逆導通サイリスタ、ゲートターン
オフサイリスタではJ1接合の耐圧は必要としない
場合が多いため特に問題とならないし、ゲートタ
ーンオフサイリスタ等は他の部分も積極的に短絡
することによりオフ特性の改善を図ることができ
る。
また、実施例ではｎ型基板を用いてＰ−n-−
n+−Ｐ導電型の半導体層を形成する方法を示し
たが、これはＰ型基板を用いてｎ−P-−P+−ｎ
導電型の半導体層を形成する方法に適用して同等
の作用効果を得ることができるのは勿論である。
n+−Ｐ導電型の半導体層を形成する方法を示し
たが、これはＰ型基板を用いてｎ−P-−P+−ｎ
導電型の半導体層を形成する方法に適用して同等
の作用効果を得ることができるのは勿論である。
Ｈ 発明の効果
以上のとおり、本発明によれば、エピタキシヤ
ル成長法を併用した不純物ドーピングを行う半導
体製法において、エピタキシヤル成長により生じ
た表面積層欠陥部分には異常拡散を防止するよう
にした製造方法のために、該欠陥部分でのパンチ
スルーを無くして素子の大面積化、高耐圧化を確
実にする効果がある。
ル成長法を併用した不純物ドーピングを行う半導
体製法において、エピタキシヤル成長により生じ
た表面積層欠陥部分には異常拡散を防止するよう
にした製造方法のために、該欠陥部分でのパンチ
スルーを無くして素子の大面積化、高耐圧化を確
実にする効果がある。
第１図は本発明の製造方法を示す工程図、第２
図は本発明の一実施例を示す製造工程図、第３図
は一実施例での濃度分布特性図、第４図は一実施
例でのJ2接合耐圧特性を従来のもの（破線）と共
に示す特性図、第５図は従来製法における表面積
層欠陥部分を示す状態図、第６図は従来の濃度分
布特性図である。
図は本発明の一実施例を示す製造工程図、第３図
は一実施例での濃度分布特性図、第４図は一実施
例でのJ2接合耐圧特性を従来のもの（破線）と共
に示す特性図、第５図は従来製法における表面積
層欠陥部分を示す状態図、第６図は従来の濃度分
布特性図である。
Claims (1)
- １ ｎ型又はＰ型基板からＰ−n-−n+−Ｐ導電
型又はｎ−P-−P+−ｎ導電型の順にエピタキシ
ヤル成長法を併用した不純物ドーピングによつて
形成する半導体素子の製造方法において、エピタ
キシヤル成長により生じた表面積層欠陥部分に酸
化ケイ素膜又は窒化ケイ素膜を形成し、この後前
記酸化ケイ素膜又は窒化ケイ素膜をマスクとして
選択拡散が可能なＰ導電型又はｎ導電型の不純物
を選択的に拡散することを特徴とする半導体素子
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60081571A JPS61240681A (ja) | 1985-04-17 | 1985-04-17 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60081571A JPS61240681A (ja) | 1985-04-17 | 1985-04-17 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61240681A JPS61240681A (ja) | 1986-10-25 |
| JPH0580833B2 true JPH0580833B2 (ja) | 1993-11-10 |
Family
ID=13749987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60081571A Granted JPS61240681A (ja) | 1985-04-17 | 1985-04-17 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61240681A (ja) |
-
1985
- 1985-04-17 JP JP60081571A patent/JPS61240681A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61240681A (ja) | 1986-10-25 |
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