JPH0585042B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、サンプリングデータのサンプリング
周波数変換装置に関し、特に、デイジタルフイル
ターを通し、間引きを行なうダウンサンプリング
回路に関する。

〔従来の技術〕

第３図に一般的なデイジタルフイルターのブロ
ツク図を示す。

第４図に従来の技術であるデイジタルフイルタ
ーを通したダウンサンプリング回路の構成図を示
す。

第３図に示すように、一般的なデイジタルフイ
ルターは、現在のサンプリングデータから数サン
プル過去のサンプリングデータまで、それぞれの
フイルター係数を掛けて、それを累積することに
より出力を求める積和の形をしている。それをダ
ウンサンプリングするために、出力データの間引
きを行なう。

第４図に示した従来の技術であるダウンサンプ
リング回路を説明する。始めに、フイルター処理
の部分である。入力信号４１が入力されると同時
に遅延回路４５の各データは、次の遅延回路４５
に転送される。次に係数発生回路４６によつて順
次出力するフイルター係数と遅延回路４５によつ
て保持された各サンプリングデータが選択回路４
７により選択され乗算器４３によつて乗算され
る。遅延回路４５の初期値は０である。順次乗算
された各データは、加算器４４によつて累積さ
れ、初期化回路５０を通り、データ保持回路４８
に保持される。初期化回路５１の出力は、通常、
入力をそのまま出力するが、フイルターの次数分
繰り返すと同時に０が出力され、１入力データの
フイルター処理が終了する。フイルター処理によ
つて得られたデータを、得ようとするサンプリン
グのタイミングで開くゲートを通すことにより、
任意の周波数にダウンサンプリングする。

〔発明が解決しようとする課題〕

上述した従来のデイジタルフイルターを通した
ダウンサンプリング回路は、フイルターの次数が
大きくなると、フイルターの次数が大きくなる分
だけ過去のサンプリングデータを保持する遅延回
路が必要となりハードウエアの規模が大きくなる
問題点がある。さらに構成上、出力には関係ない
間引きを行なうデータに対しても計算を行なうの
で、回路の動作を速くしなければならなく、計算
電力が大きくなる問題点がある。

〔発明の従来技術に対する相違点〕

上述した従来のダウンサンプリング回路に対
し、ひとつの入力データが入力した時点で、出力
に影響する計算を次の入力データが入力される前
に計算を行なう手段と、出力に必要な累積データ
の保持回路を備えることで、フイルター処理に必
要な遅延回路が不要となる点が異なる。

〔課題点を解決するための手段〕

本発明であるダウンサンプリング回路は、フイ
ルターの係数発生回路と、サンプリングデータと
の乗算を行なう乗算器と、その結果を累積する加
算器と、その累積データを保持するデータ保持回
路を有する。

〔実施例〕

第１図は、本発明であるダウンサンプリング回
路の一実施例を示したブロツク図である。64KHz
のサンプリングデータを1/8の8KHzに16次のフイ
ルターを通しながらダウンサンプリングする回路
の例である。

第２図は、入出力のタイミングを示した図であ
る。Ｘが入力、Ｙが出力、αがフイルター係数を
示す。Ｘ，Ｙの添え字は、時間の経過を示し、α
の添え字は、フイルターの次数を示す。

第２図のように、入力データＸ０は、出力デー
タＹ−１とＹ０の、ふたつの出力に影響する。

第１図と第２図を用い、本発明であるダウンサ
ンプリング回路の一実施例を説明する。まず始め
に、入力信号Ｘ０について次の出力である出力Ｙ
−１を求めるために必要な処理を行なう。入力デ
ータＸ０は係数発生回路１３から出力される第16
次のフイルター係数α１６と乗算器１４によつて
乗算される。その乗算結果とデータ保持回路１７
の値が加算器１５によつて加算される。データ保
持回路１６とデータ保持回路１７の初期値は０で
ある。同時にデータ保持回路１６の値がデータ保
持回路１７に転送され、加算結果が初期化回路１
９を通り、データ保持回路１６に転送される。初
期化回路１９の出力は、通常、入力をそのまま出
力するが、出力信号Ｙが計算される周期で、０が
出力される。

次に入力信号Ｘ０について出力Ｙ０を求めるた
めに必要な処理を行なう。フイルター係数が違う
以外は、始めの処理と同じである。フイルター係
数発生回路１３から出力されるフイルター係数
は、８次分ずらした第８次のフイルター係数α８
である。乗算器１４によつて入力信号と乗算され
る。その乗算結果とデータ保持回路１７の値が加
算器１５によつて加算される。同時にデータ保持
回路１６の値がデータ保持回路１７に転送され、
加算結果が初期化回路１９を通り、データ保持回
路１６に転送される。

同様に、入力信号Ｘ１からＸ８まで、フイルタ
ー係数αを、α１５からα７まで更新しながら、
処理することにより出力結果Ｙ−１が求まる。こ
のとき、データ保持回路１６のデータは、初期化
回路１９により０に初期化され、データ保持回路
１７には出力Ｙ０を求めるために必要な、累積デ
ータの中間結果が保持されている。さらに、入力
信号Ｘ８からＸ１５まで繰り返すと出力Ｙ０が求
まる。このとき、データ保持回路１６のデータ
は、初期化回路１９により０に初期化され、デー
タ保持回路１７には出力Ｙ１を求めるために必要
な、累積データの中間結果が保持されている。こ
の処理を繰り返すことにより、デイジタルフイル
ターを通した1/8のダウンサンプリングを行なう
ことができる。

〔発明の効果〕

以上説明したように本発明は、デイジタルフイ
ルターを用いたダウンサンプリング回路において
従来必要とされていた遅延回路を削減することが
でき、ハードウエアの規模を小さくすることがで
きる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すダウンサン
プリング回路の構成図。第２図は、本発明の一実
施例を示した入出力のタイミング図。第３図は、
一般的なフイルターのブロツク図。第４図は、従
来の技術であるダウンサンプリング回路の構成図
である。 １１…入力信号、１２…出力信号、１３…フイ
ルター係数発生回路、１４…乗算器、１５…加算
器、１６…ゲート、１７…データ保持回路、１８
…データ保持回路、１９…初期化回路、３１…入
力信号、３２…出力信号、３３…乗算器、３４…
加算器、３５…遅延回路、４１…入力信号、４２
…出力信号、４３…乗算器、４４…加算器、４５
…遅延回路、４６…フイルター係数発生回路、４
７…選択回路、４８…データ保持回路、４９…ゲ
ート、５０…初期化回路。

Claims (1)

【特許請求の範囲】
1. １ 入力データをデイジタルフイルターに通し、
   間引きにより周波数を変換するダウンサンプリン
   グ回路において、周波数を変換する比率（処理前
   のサンプリング周波数／処理後のサンプリング周
   波数）が、フイルターの次数より小さい回路で、
   フイルターの係数発生回路と、サンプリングデー
   タとフイルター係数の乗算を行なう乗算器と、乗
   算結果を累積する加算器と、その累積データを保
   持するデータ保持回路を有することを特徴とする
   ダウンサンプリング回路。