JPH058602B2 - - Google Patents
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- JPH058602B2 JPH058602B2 JP58141043A JP14104383A JPH058602B2 JP H058602 B2 JPH058602 B2 JP H058602B2 JP 58141043 A JP58141043 A JP 58141043A JP 14104383 A JP14104383 A JP 14104383A JP H058602 B2 JPH058602 B2 JP H058602B2
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は高周波増幅器に係り、特に電界効果ト
ランジスタを用いた広帯域の高周波増幅器に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a high frequency amplifier, and particularly to a wideband high frequency amplifier using field effect transistors.
従来、広帯域・低雑音の高周波増幅器として最
も良く用いられている回路構成を第１図に示す。
第１図の回路構成では、１の電界効果トランジス
タ（Field Effect Transistor；以下FETと略す）
を、ソース接地型増幅器として用いている。２は
ソース接地増幅器の出力３から入力４へ帰還を施
すための抵抗である。この帰還により、ソース接
地増幅器の利得−周波数特性を広帯域にわたり平
坦としている。それと同時に、この帰還にはソー
ス接地増幅器の入力インピーダンスを、一般的な
高周波回路に使用される信号源インピーダンスお
よび負荷インピーダンスに整合させる効果もあ
る。一方、FETは一般に逆バイアスで使用する
ため２の帰還用抵抗をそのままFETのゲートに
接続すると帰還回路に大きな直流電流が流れ、消
費電流が増える、帰還抵抗に大電流容量のものが
必要となる等の不都合が生じる。そこで一般に帰
還回路に直流遮断用のコンデンサ５を挿入するこ
とが行なわれている。
FIG. 1 shows the circuit configuration most commonly used as a wideband, low-noise, high-frequency amplifier.
In the circuit configuration shown in Figure 1, one field effect transistor (hereinafter abbreviated as FET)
is used as a source-grounded amplifier. 2 is a resistor for providing feedback from the output 3 to the input 4 of the common source amplifier. This feedback makes the gain-frequency characteristics of the common source amplifier flat over a wide band. At the same time, this feedback has the effect of matching the input impedance of the common source amplifier to the signal source and load impedances used in typical high frequency circuits. On the other hand, since FETs are generally used in reverse bias, if the feedback resistor 2 is connected directly to the gate of the FET, a large DC current will flow through the feedback circuit, increasing current consumption, and the feedback resistor will need a large current capacity. Such inconveniences may occur. Therefore, a capacitor 5 for DC cutoff is generally inserted into the feedback circuit.
個別素子で第１図の構成を実現する場合は、上
記構成をそのまま実回路としても問題はない。し
かし、これをモノリシツク集積回路として同一ウ
エハ上に集積しようとすると、上記コンデンサに
関して次のような問題が生じる。モノリシツク集
積回路に使用されるコンデンサは、金属−絶縁物
−金属の構造をもつたいわゆるMIM型と呼ばれ
るものが多い。その構造を第２図に示す。図中１
の上部電極、２の絶縁物、３の下部電極で容量を
形成している。モノリシツク集積回路ではFET
の放熱を良くするために、４のウエハを極力うす
くし、またウエハ下面に金属５を蒸着し、これを
接地するのが普通である。このような構造の場
合、コンデンサの下部電極とウエハ裏面の金属の
間に寄生容量が発生する。これは、回路的には第
３図ａのように入力容量の増加となつて現われ
る。また、直流遮断コンデンサをドレイン側にし
た第３図ｂの場合には負荷容量となつて現われ
る。いずれにしろ、信号源あるいは負荷に並列に
入る容量となり、基本的な構成（第１図）より
も、増幅器の高周波特性を悪化させる原因となつ
ていた。 When realizing the configuration shown in FIG. 1 using individual elements, there is no problem even if the above configuration is used as an actual circuit. However, when attempting to integrate this on the same wafer as a monolithic integrated circuit, the following problems arise regarding the above-mentioned capacitor. Many of the capacitors used in monolithic integrated circuits are of the so-called MIM type, which has a metal-insulator-metal structure. Its structure is shown in FIG. 1 in the diagram
A capacitor is formed by the upper electrode 2, the insulator 2, and the lower electrode 3. In monolithic integrated circuits, FET
In order to improve heat dissipation, it is common to make the wafer 4 as thin as possible, and to deposit a metal 5 on the bottom surface of the wafer and ground it. In such a structure, parasitic capacitance occurs between the lower electrode of the capacitor and the metal on the back surface of the wafer. From a circuit perspective, this appears as an increase in input capacitance as shown in FIG. 3a. In addition, in the case of FIG. 3b where the DC cutoff capacitor is placed on the drain side, it appears as a load capacitance. In any case, this becomes a capacitance that is connected in parallel to the signal source or load, causing the high frequency characteristics of the amplifier to deteriorate more than the basic configuration (FIG. 1).
本発明は、上記のような高周波特性の劣化を伴
うことなしに、帰還増幅器帰還回路中の直流遮断
コンデンサをモノリシツク集積化する方法を提供
することにある。
SUMMARY OF THE INVENTION An object of the present invention is to provide a method for monolithically integrating a DC cutoff capacitor in a feedback amplifier feedback circuit without causing the above-mentioned deterioration of high frequency characteristics.
第３図ａの場合を例にとると、前記高周波特性
の劣化は、信号源１１の高周波電流が寄生容量に
流れてしまうことにより生じている。寄生容量に
直列に抵抗を入れることができれば、この高周波
電流を減少させることができる。そこで、第４図
に示すように帰還抵抗を分割し、その中間に直流
遮断コンデンサを入れれば、信号源からみた場合
も、また負荷側からみた場合も、寄生容量に直列
に抵抗が入つた形となり、上記の目的が達成でき
る。
Taking the case of FIG. 3a as an example, the deterioration of the high frequency characteristics is caused by the high frequency current of the signal source 11 flowing into the parasitic capacitance. If a resistor can be inserted in series with the parasitic capacitance, this high frequency current can be reduced. Therefore, as shown in Figure 4, if you divide the feedback resistor and insert a DC blocking capacitor in between, it will look like a resistor in series with the parasitic capacitance, both when viewed from the signal source and from the load side. Therefore, the above purpose can be achieved.
第４図は本発明の一実施例である。これを、第
１図、第３図ａの従来例と比較する。寄生容量が
存在しない第１図の場合のＹパラメータは、
Y1＝GF
gm−GF −GF
gD＋GF …(1)
である。ここにGFは帰還抵抗のコンダクタンス、
gmはFETの相互コンダクタンス、gDはFETの出
力コンダクタンスである。
FIG. 4 shows an embodiment of the present invention. This will be compared with the conventional examples shown in FIGS. 1 and 3a. The Y parameter in the case of FIG. 1 where there is no parasitic capacitance is Y 1 =G F gm−G F −G F g D +G F (1). Here G F is the conductance of the feedback resistor,
gm is the mutual conductance of the FET, and g D is the output conductance of the FET.
また、第３図ａの場合のＹパラメータは、 Y3＝jωCP＋GF gn−GF −GF gD＋GF …(2) である。ここにCPは寄生容量の大きさを示す。 Further, the Y parameter in the case of FIG. 3a is Y 3 =jωC P +G F g n −G F −G F g D +G F (2). Here, CP indicates the size of parasitic capacitance.
一方、実施例に示す構成のＹパラメータは、
である。ここにRFは帰還抵抗値（＝１／GF）で
ある。ただし、分割した抵抗値は等しく、RF／２で
あるとした。 On the other hand, the Y parameter of the configuration shown in the example is It is. Here, R F is the feedback resistance value (=1/G F ). However, the divided resistance values are equal, R F /2.
以上の(1)〜(3)式から、各構成の電圧利得は、そ
れぞれ次のようになる。 From the above equations (1) to (3), the voltage gain of each configuration is as follows.
Av1＝−Ｇ（gn−GF）／GFα＋G2 ……(4)
Av3＝−Ｇ（gn−GF）／GFα＋G2＋jωCPβ ……(5)
Av4＝−Ｇ（gn−δGF）／δGFα＋G2＋jωδCPβ……
(6)
α＝gn＋2G
β＝GF＋Ｇ
（gDはgn，GF，Ｇに比べ、小さいので無視し
た）
これらの絶対値の周波数特性を第５図に示す。
ただし、式(4)の場合を基準（OdB）に取つた。
図からすぐわかるように、式(5)で示される場合の
高周波特性の劣化が、式(6)の実施例では充分に補
正されている。高域において利得がやや上昇して
いるのは、帰還回路の周波数特性により高周波側
で帰還量が減少しているためである。 Av 1 = −G (g n − G F ) / G F α + G 2 ... (4) Av 3 = - G (g n - G F ) / G F α + G 2 + jωC P β ... (5) Av 4 = −G (g n −δG F )/δG F α＋G 2 +jωδC P β……
(6) α=g n +2G β=G F +G (g D is ignored because it is smaller than g n , G F , and G) The frequency characteristics of these absolute values are shown in FIG.
However, the case of formula (4) was taken as the standard (OdB).
As can be easily seen from the figure, the deterioration in high frequency characteristics in the case shown by equation (5) is sufficiently corrected in the embodiment of equation (6). The reason why the gain increases slightly in the high frequency range is because the amount of feedback decreases on the high frequency side due to the frequency characteristics of the feedback circuit.
第６図は本発明の別の実施例である。この回路
構成では、第４図の回路を高利得化するために、
ソースフオロワによるバツフアを付加している。
このような場合であつても、帰還回路に関する条
件はほぼ同様であり、先の実施例と同様の効果が
ある。 FIG. 6 shows another embodiment of the invention. In this circuit configuration, in order to increase the gain of the circuit shown in Fig. 4,
A buffer is added by the source follower.
Even in such a case, the conditions regarding the feedback circuit are almost the same, and the same effects as in the previous embodiment can be obtained.
本説明では、直流遮断コンデンサとしては
MIM型のものを仮定した。しかし、これにシヨ
ツトキ接合容量を用いる場合であつても、MIM
型の場合と同様の寄生容量が生じ、本発明の方法
が利用できる。 In this explanation, as a DC cutoff capacitor,
An MIM type was assumed. However, even when using Schottky junction capacitance, MIM
The same parasitic capacitance as in the case of the mold occurs, and the method of the present invention can be used.
また、本説明ではFETを増幅素子として用い
る場合についてのみ述べた。しかし、増幅素子と
してバイポーラトランジスタを使用する場合であ
つても、消費電力を減少させるために、帰還回路
に直流遮断コンデンサを使用する時には、本発明
の方法が利用できる。 Further, in this explanation, only the case where FET is used as an amplification element has been described. However, even when a bipolar transistor is used as the amplifying element, the method of the present invention can be used when a DC blocking capacitor is used in the feedback circuit in order to reduce power consumption.
〔発明の効果〕
以上説明したように、本発明によれば、帰還型
増幅器をモノリシツク集積化した場合に生じるコ
ンデンサ電極とウエハ裏面電極との間の寄生容量
の影響を減少させることができるので、増幅器の
高周波特性が向上する効果がある。[Effects of the Invention] As explained above, according to the present invention, it is possible to reduce the influence of the parasitic capacitance between the capacitor electrode and the back surface electrode of the wafer that occurs when the feedback amplifier is monolithically integrated. This has the effect of improving the high frequency characteristics of the amplifier.
第１図は、抵抗並列帰還増幅器の従来例、第２
図は、ウエハ裏面との間の寄生容量の発生を示
す。第３図は前記寄生容量の回路的な影響を示
す。第４図、第５図、第６図は本発明の実施例の
説明図である。
第６図中、１２はドレイン接地FET、１３は
定電流源である。
Figure 1 shows a conventional example of a resistor parallel feedback amplifier,
The figure shows the generation of parasitic capacitance with the backside of the wafer. FIG. 3 shows the influence of the parasitic capacitance on the circuit. FIG. 4, FIG. 5, and FIG. 6 are explanatory diagrams of embodiments of the present invention. In FIG. 6, 12 is a drain-grounded FET, and 13 is a constant current source.
Claims (1)
れている帰還型増幅器において、上記帰還回路は
第１、第２の抵抗と該第１、第２の抵抗の中間に
挿入されるコンデンサの３者の直列回路を含み、
上記コンデンサの両電極がいずれも少なくとも抵
抗を介して上記出力端子と入力端子抗に接続され
ることを特徴とする増幅回路。1. In a feedback amplifier in which an output terminal and an input terminal are connected by a feedback circuit, the feedback circuit has three components: a first resistor, a second resistor, and a capacitor inserted between the first and second resistors. Contains a series circuit,
An amplifier circuit characterized in that both electrodes of the capacitor are connected to the output terminal and the input terminal through at least a resistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14104383A JPS6032416A (en) | 1983-08-03 | 1983-08-03 | amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14104383A JPS6032416A (en) | 1983-08-03 | 1983-08-03 | amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6032416A JPS6032416A (en) | 1985-02-19 |
| JPH058602B2 true JPH058602B2 (en) | 1993-02-02 |
Family
ID=15282913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14104383A Granted JPS6032416A (en) | 1983-08-03 | 1983-08-03 | amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6032416A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100835638B1 (en) * | 2008-01-31 | 2008-06-09 | 엘지전자 주식회사 | Broadband low noise amplifier |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57115006A (en) * | 1981-01-07 | 1982-07-17 | Mitsubishi Electric Corp | Amplifier |
-
1983
- 1983-08-03 JP JP14104383A patent/JPS6032416A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6032416A (en) | 1985-02-19 |
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