JPH0586571B2 - - Google Patents
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- Publication number
- JPH0586571B2 JPH0586571B2 JP61256054A JP25605486A JPH0586571B2 JP H0586571 B2 JPH0586571 B2 JP H0586571B2 JP 61256054 A JP61256054 A JP 61256054A JP 25605486 A JP25605486 A JP 25605486A JP H0586571 B2 JPH0586571 B2 JP H0586571B2
- Authority
- JP
- Japan
- Prior art keywords
- bank
- request
- busy
- cycle time
- banks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は情報処理装置に関し、特に主記憶アク
セス制御方式に関する。
セス制御方式に関する。
（従来の技術）
従来、複数の要求元と、相互に独立したアクセ
スが可能な複数のバンク分割された主記憶装置と
の間に置かれたデータ転送制御回路は、主記憶装
置へのアクセスタイム（要求元が主記憶装置にデ
ータを転送する旨の要求（以後、リクエストと称
する。）を送出してから動作の完了するまでの時
間）と、サイクルタイム（繰返しされる読出し／
書込みサイクルにおける開始時の間隔）とに従つ
て設計されている。すなわち、主記憶装置を構成
する半導体素子によりサイクルタイムは一定に決
定することができ、サイクルタイムに同期したア
クセス時間は上記アクセスタイムによつて制御さ
れている。
スが可能な複数のバンク分割された主記憶装置と
の間に置かれたデータ転送制御回路は、主記憶装
置へのアクセスタイム（要求元が主記憶装置にデ
ータを転送する旨の要求（以後、リクエストと称
する。）を送出してから動作の完了するまでの時
間）と、サイクルタイム（繰返しされる読出し／
書込みサイクルにおける開始時の間隔）とに従つ
て設計されている。すなわち、主記憶装置を構成
する半導体素子によりサイクルタイムは一定に決
定することができ、サイクルタイムに同期したア
クセス時間は上記アクセスタイムによつて制御さ
れている。
（発明が解決しようとする問題点）
最近、主記憶装置を構成する半導体素子の進歩
は著しく、高速化が進んでいるため上述し同期式
のアクセス制御方式では一定のサイクルタイムに
従つて固定的に制御されてしまうので、高速化の
進んだ新しい記憶素子に置換えようとしても新し
い記憶素子に見合つた制御を実現し難いという欠
点がある。
は著しく、高速化が進んでいるため上述し同期式
のアクセス制御方式では一定のサイクルタイムに
従つて固定的に制御されてしまうので、高速化の
進んだ新しい記憶素子に置換えようとしても新し
い記憶素子に見合つた制御を実現し難いという欠
点がある。
すなわち、上記構成においてはサイクルタイム
に従つたバンクビジイ制御を変更しなければなら
ないので、高速化の進んだ新しい記憶素子に置換
え、装置の性能を向上しようとする、大幅なハー
ドウエアの改造が必要であるという欠点がある。
に従つたバンクビジイ制御を変更しなければなら
ないので、高速化の進んだ新しい記憶素子に置換
え、装置の性能を向上しようとする、大幅なハー
ドウエアの改造が必要であるという欠点がある。
本発明の目的は、複数の要求元と、相互に独立
したアクセス可能な複数のバンクに分割された主
記憶装置との間に、主記憶装置の使用状態にもと
づいて要求元からのリクエストを受付ける主記憶
アクセス制御装置を備え、上記複数のバンクの一
つに対してアクセスを制御するとともに、主記憶
装置への複数のサイクルタイムを記憶しておき、
バンクが選択されるとセツトされて、上記バンク
がビジイであるときにはその旨を示すことができ
るようにしておき、初期設定時にあらかじめ定め
られた値に従つて上記複数のサイクルタイムのう
ちの一つをセツトし、バンクビジイがセツトされ
ると、あらかじめセツトされたサイクルタイムの
後に上記バンクビジイをリセツトしてバンクビジ
イ状態を解除することによつて上記欠点除去し、
高速にバンクビジイを制御できるように構成した
主記憶アクセス制御方式を提供することにある。
したアクセス可能な複数のバンクに分割された主
記憶装置との間に、主記憶装置の使用状態にもと
づいて要求元からのリクエストを受付ける主記憶
アクセス制御装置を備え、上記複数のバンクの一
つに対してアクセスを制御するとともに、主記憶
装置への複数のサイクルタイムを記憶しておき、
バンクが選択されるとセツトされて、上記バンク
がビジイであるときにはその旨を示すことができ
るようにしておき、初期設定時にあらかじめ定め
られた値に従つて上記複数のサイクルタイムのう
ちの一つをセツトし、バンクビジイがセツトされ
ると、あらかじめセツトされたサイクルタイムの
後に上記バンクビジイをリセツトしてバンクビジ
イ状態を解除することによつて上記欠点除去し、
高速にバンクビジイを制御できるように構成した
主記憶アクセス制御方式を提供することにある。
（問題点を解決するための手段）
本発明による主記憶アクセス制御方式は、複数
の要求元と、主記憶装置と、リクエスト受付けお
よびリクエスト優先度判定手段と、メモリアクセ
ス制御手段と、サイクルタイム記憶手段と、バン
クビジイ記憶手段と、保守診断手段と、バンクビ
ジイ制御手段とを具備して構成したものである。
の要求元と、主記憶装置と、リクエスト受付けお
よびリクエスト優先度判定手段と、メモリアクセ
ス制御手段と、サイクルタイム記憶手段と、バン
クビジイ記憶手段と、保守診断手段と、バンクビ
ジイ制御手段とを具備して構成したものである。
主記憶装置は、相互に独立してアクセス可能な
複数のバンク分割されていてデータを格納するた
めのものである。
複数のバンク分割されていてデータを格納するた
めのものである。
リクエスト受付けおよびリクエスト優先度判定
手段は、主記憶装置の使用状態にもとづいて要求
元からのリクエストを受付け、リクエストの優先
度を判定するためのものである。
手段は、主記憶装置の使用状態にもとづいて要求
元からのリクエストを受付け、リクエストの優先
度を判定するためのものである。
メモリアクセス制御手段は、複数のバンク一つ
に対応するアクセスを制御するためのものであ
る。
に対応するアクセスを制御するためのものであ
る。
サイクルタイム記憶手段は、主記憶装置への複
数のサイクルタイムを記憶するためのものであ
る。
数のサイクルタイムを記憶するためのものであ
る。
バンクビジイ記憶手段は、複数のバンクの一つ
が選択されたときには、選択されているバンクが
ビジイであることを示すためのものである。
が選択されたときには、選択されているバンクが
ビジイであることを示すためのものである。
保守診断手段は、初期設定時にあらかじめ定め
られた値に従つて複数のサイクルタイムのうちの
一つをサイクルタイム記憶手段にシフトバスを用
いてセツトするためのものである。
られた値に従つて複数のサイクルタイムのうちの
一つをサイクルタイム記憶手段にシフトバスを用
いてセツトするためのものである。
バンクビジイ制御手段は、バンクビジイ記憶手
段がセツトされると、サイクルタイム記憶手段の
セツトされている期間の経過後にバンクビジイ記
憶手段をリセツトして選択されているバンクのビ
ジイを解除するためのものである。
段がセツトされると、サイクルタイム記憶手段の
セツトされている期間の経過後にバンクビジイ記
憶手段をリセツトして選択されているバンクのビ
ジイを解除するためのものである。
（実施例）
次に、本発明について図面を参照して説明す
る。
る。
第１図は、本発明による主記憶アクセス制御方
式を実現する一実施例を示すブロツク図である。
式を実現する一実施例を示すブロツク図である。
第１図において本発明の情報処理装置は、要求
元となるCPU１８，１９、ならびにＩ／Ｏプロ
セサ２０，２１と相互に独立してアクセス可能な
８つのバンク（MU０〜MU７）１〜８に分割さ
れた主記憶装置と、リクエスト受付け回路９と、
サイクルタイム記憶回路１２と、バンクビジイ記
憶回路２２を備えたメモリアクセス制御回路１０
と、バンクビジイ制御回路１３と、リクエスト優
先判定回路１７と、保守診断装置１６とから構成
されている。
元となるCPU１８，１９、ならびにＩ／Ｏプロ
セサ２０，２１と相互に独立してアクセス可能な
８つのバンク（MU０〜MU７）１〜８に分割さ
れた主記憶装置と、リクエスト受付け回路９と、
サイクルタイム記憶回路１２と、バンクビジイ記
憶回路２２を備えたメモリアクセス制御回路１０
と、バンクビジイ制御回路１３と、リクエスト優
先判定回路１７と、保守診断装置１６とから構成
されている。
リクエスト受付け回路９は信号線１０８により
主記憶装置へのメモリリクエスト信号を受付け、
リクエスト先のバンク応じてメモリリクエスト制
御信号を信号線１００〜１０７上へ送出するため
のものである。サイクルタイム記憶回路１２は、
主記憶装置への複数のサイクルタイムを記憶する
ためのものである。
主記憶装置へのメモリリクエスト信号を受付け、
リクエスト先のバンク応じてメモリリクエスト制
御信号を信号線１００〜１０７上へ送出するため
のものである。サイクルタイム記憶回路１２は、
主記憶装置への複数のサイクルタイムを記憶する
ためのものである。
バンクビジイ記憶回路２２は、バンク（MU０
〜MU７）１〜８にメモリリクエストが受付けら
れたとき、信号線１３０上のバンクビジイセツト
信号によりセツオされ、各バンク１〜８に対応し
てバンク１〜８がビジイであることを示すための
ものである。
〜MU７）１〜８にメモリリクエストが受付けら
れたとき、信号線１３０上のバンクビジイセツト
信号によりセツオされ、各バンク１〜８に対応し
てバンク１〜８がビジイであることを示すための
ものである。
バンクビジイ制御回路１３は１〜８に対応して
各バンク１〜８がビジイであることを示すために
信号線１２５によりバンクビジイが通知される
と、信号線１１２を介してサイクルタイム記憶回
路１２にセツトされているサイクルタイム表示信
号の持続期間を経過した後、信号線１１０上のバ
ンクビジイリセツト信号により上記バンク１〜８
に対応してバンクビジイ記憶回路２２をリセツト
し、バンク１〜８のビジイを解除するためのもの
である。
各バンク１〜８がビジイであることを示すために
信号線１２５によりバンクビジイが通知される
と、信号線１１２を介してサイクルタイム記憶回
路１２にセツトされているサイクルタイム表示信
号の持続期間を経過した後、信号線１１０上のバ
ンクビジイリセツト信号により上記バンク１〜８
に対応してバンクビジイ記憶回路２２をリセツト
し、バンク１〜８のビジイを解除するためのもの
である。
リクエスト優先判定回路１７は、要求元から信
号線１２１〜１２４上に送出されたメモリアクセ
ス信号、および要求元からのメモリリクエストの
優先順位を判定し、信号線１１１上にメモリリク
エスト信号を送出するためのものである。
号線１２１〜１２４上に送出されたメモリアクセ
ス信号、および要求元からのメモリリクエストの
優先順位を判定し、信号線１１１上にメモリリク
エスト信号を送出するためのものである。
保守診断装置１６は、初期設定時にあらかじめ
定められた値に従つて複数のサイクルタイムのう
ちの一つをシフトバスとなる信号線１１３により
サイクルタイム記憶回路１２にセツトするための
ものである。
定められた値に従つて複数のサイクルタイムのう
ちの一つをシフトバスとなる信号線１１３により
サイクルタイム記憶回路１２にセツトするための
ものである。
次に、第１図を参照して本発明の動作について
説明する。
説明する。
第１図において、保守診断装置１６は、装置の
初期化動作の一つとして、複数のサイクルタイム
のうちあらかじめ指定された一つを、シフトバス
となる信号線１１３を使用してサイクルタイム記
憶回路１２にセツトする。要求元となるCPU１
８，１９ならびにＩ／Ｏプロセサ２０，２１から
それぞれ信号線１２１〜１２４に送出されたメモ
リアクセス信号に対して、リクエスト優先回路１
７によりその優先順位が判定される。これによつ
て、メモリアクセス制御回路１０とバンクビジイ
制御回路１３とに対して、信号線１１１を介して
リクエスト優先判定回路１７からメモリリクエス
トが送出される。
初期化動作の一つとして、複数のサイクルタイム
のうちあらかじめ指定された一つを、シフトバス
となる信号線１１３を使用してサイクルタイム記
憶回路１２にセツトする。要求元となるCPU１
８，１９ならびにＩ／Ｏプロセサ２０，２１から
それぞれ信号線１２１〜１２４に送出されたメモ
リアクセス信号に対して、リクエスト優先回路１
７によりその優先順位が判定される。これによつ
て、メモリアクセス制御回路１０とバンクビジイ
制御回路１３とに対して、信号線１１１を介して
リクエスト優先判定回路１７からメモリリクエス
トが送出される。
バンクビジイ制御回路１３では、要求のあつた
バンクがビジイであるか否か、各バンクの使用状
態を示すバンクビジイ信号（信号線１２５上）に
より判定する。未使用であればノツトビジイとし
て取扱い、信号線１３０上のバンクビジイセツト
信号により、該当するバンクに対応するバングビ
ジイ記憶回路２２をセツトしてビジイにする。同
時に、メモリアクセス制御回路１０に対して信号
線１１１上のメモリリクエストに対応したメモリ
リクエスト信号を信号線１０８上に送出するよう
指示する。このとき、セツトされたバンクビジイ
記憶回路２２はサイクルタイム記憶回路１２から
信号線１１２上に送出された出力サイクルタイム
表示信号に対応する期間を経過した後にリセツト
されるよう、バンクビジイ制御回路１３により制
御される。
バンクがビジイであるか否か、各バンクの使用状
態を示すバンクビジイ信号（信号線１２５上）に
より判定する。未使用であればノツトビジイとし
て取扱い、信号線１３０上のバンクビジイセツト
信号により、該当するバンクに対応するバングビ
ジイ記憶回路２２をセツトしてビジイにする。同
時に、メモリアクセス制御回路１０に対して信号
線１１１上のメモリリクエストに対応したメモリ
リクエスト信号を信号線１０８上に送出するよう
指示する。このとき、セツトされたバンクビジイ
記憶回路２２はサイクルタイム記憶回路１２から
信号線１１２上に送出された出力サイクルタイム
表示信号に対応する期間を経過した後にリセツト
されるよう、バンクビジイ制御回路１３により制
御される。
信号線１０８上のメモリリクエスト信号はリク
エスト受付け回路９より受付けられ、信号線１０
０〜１０７上の対応するバンクにメモリリクエス
ト制御信号のうち一つが出力される。
エスト受付け回路９より受付けられ、信号線１０
０〜１０７上の対応するバンクにメモリリクエス
ト制御信号のうち一つが出力される。
リクエスト優先判定回路１７から信号線１１１
を介してバンクビジイ制御回路１３に出力される
メモリリクエスト信号により要求されたバンクが
ビジイである場合には、信号線１２５上のバンク
ビジイ信号により該当するバンクのビジイ状態が
解除されるまで該当するリクエストが待たれる。
ここで、待たせてあるリクエストと要求元とが異
なり、且つ、異なるバンクに対する後続のリクエ
ストが受付けられるようにバンクビジイ制御回路
１３により制御が実行される。
を介してバンクビジイ制御回路１３に出力される
メモリリクエスト信号により要求されたバンクが
ビジイである場合には、信号線１２５上のバンク
ビジイ信号により該当するバンクのビジイ状態が
解除されるまで該当するリクエストが待たれる。
ここで、待たせてあるリクエストと要求元とが異
なり、且つ、異なるバンクに対する後続のリクエ
ストが受付けられるようにバンクビジイ制御回路
１３により制御が実行される。
主記憶装置の素子を、さらに高速化の進んだ新
しい記憶素子に置換え、装置の性能を向上しよう
とするときには、新しい記憶素子に対応したサイ
クルタイムをあらかじめ保守診断装置に指定して
おくのが望ましい。この場合には、自動的に装置
を初期化するときに、信号線１１３により形成さ
れるシフトバスによつてサイクルタイム記憶回路
１２の内容が更新される。
しい記憶素子に置換え、装置の性能を向上しよう
とするときには、新しい記憶素子に対応したサイ
クルタイムをあらかじめ保守診断装置に指定して
おくのが望ましい。この場合には、自動的に装置
を初期化するときに、信号線１１３により形成さ
れるシフトバスによつてサイクルタイム記憶回路
１２の内容が更新される。
（発明の効果）
以上説明したように本発明は、サイクルタイム
を初期化設定時に変えられるようにセツトしてお
き、サイクルタイムに応じて簡単にバンクビジイ
の制御を変更できるようにすることにより、高速
化の進んだ新しい記憶素子に主記憶装置の素子を
置換え、装置の性能を向上しようとするときには
新たなハードウエアの追加の必要がなく、簡単に
制御を変更できるという効果がある。
を初期化設定時に変えられるようにセツトしてお
き、サイクルタイムに応じて簡単にバンクビジイ
の制御を変更できるようにすることにより、高速
化の進んだ新しい記憶素子に主記憶装置の素子を
置換え、装置の性能を向上しようとするときには
新たなハードウエアの追加の必要がなく、簡単に
制御を変更できるという効果がある。
第１図は、本発明による主記憶アクセス制御方
式を実現する一実施例を示すブロツク図である。 １〜８……メモリバンク、９……リクエスト受
付け回路、１０……メモリアクセス制御回路、１
２……サイクルタイム記憶回路、１３……バンク
ビジイ制御回路、１６……保守診断装置、１７…
…リクエスト優先判定回路、１８，１９……
CPU、２０，２１……Ｉ／Ｏプロセサ、２２…
…バンクビジイ記憶回路、１００〜１０８，１１
０〜１１３，１２１〜１２５，１３０……信号
線。
式を実現する一実施例を示すブロツク図である。 １〜８……メモリバンク、９……リクエスト受
付け回路、１０……メモリアクセス制御回路、１
２……サイクルタイム記憶回路、１３……バンク
ビジイ制御回路、１６……保守診断装置、１７…
…リクエスト優先判定回路、１８，１９……
CPU、２０，２１……Ｉ／Ｏプロセサ、２２…
…バンクビジイ記憶回路、１００〜１０８，１１
０〜１１３，１２１〜１２５，１３０……信号
線。
Claims (1)
- １ 複数の要求元と、相互に独立してアクセス可
能な複数のバンクに分割されていてデータを格納
するための主記憶装置と、前記主記憶装置の使用
状態にもとづいて前記要求元からのリクエストを
受付けて優先度を判定するためのリクエスト受付
けおよびリクエスト優先度判定手段と、前記複数
のバンクの一つに対応するアクセスを制御するた
めのメモリアクセス制御手段と、前記主記憶装置
への複数のサイクルタイムを記憶するためのサイ
クルタイム記憶手段と、前記複数のバンクの一つ
が選択されたときには前記選択されているバンク
がビジイであることを示すためのバンクビジイ記
憶手段と、初期設定時にあらかじめ定められた値
に従つて前記複数のサイクルタイムのうちの一つ
を前記サイクルタイム記憶手段にシフトパスを用
いてセツトするための保守診断手段と、前記バン
クビジイ記憶手段がセツトされると前記サイクル
タイム記憶手段のセツトされている期間の経過後
に前記バンクビジイ記憶手段をリセツトして前記
選択されているバンクのビジイを解除するための
バンクビジイ制御手段とを具備して構成したこと
を特徴とする主記憶アクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25605486A JPS63109566A (ja) | 1986-10-28 | 1986-10-28 | 主記憶アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25605486A JPS63109566A (ja) | 1986-10-28 | 1986-10-28 | 主記憶アクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63109566A JPS63109566A (ja) | 1988-05-14 |
| JPH0586571B2 true JPH0586571B2 (ja) | 1993-12-13 |
Family
ID=17287261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25605486A Granted JPS63109566A (ja) | 1986-10-28 | 1986-10-28 | 主記憶アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63109566A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0740241B2 (ja) * | 1989-01-17 | 1995-05-01 | 富士通株式会社 | リクエストキャンセル方式 |
| JPH0475160A (ja) * | 1990-07-17 | 1992-03-10 | Gijutsu Kenkyu Kumiai Kokusai Fuajii Kogaku Kenkyusho | データ処理装置 |
| JP4496001B2 (ja) * | 2004-04-15 | 2010-07-07 | 本田技研工業株式会社 | データ通信装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57101957A (en) * | 1980-12-17 | 1982-06-24 | Hitachi Ltd | Storage control device |
-
1986
- 1986-10-28 JP JP25605486A patent/JPS63109566A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63109566A (ja) | 1988-05-14 |
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