JPH05866B2 - - Google Patents
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- Publication number
- JPH05866B2 JPH05866B2 JP57074889A JP7488982A JPH05866B2 JP H05866 B2 JPH05866 B2 JP H05866B2 JP 57074889 A JP57074889 A JP 57074889A JP 7488982 A JP7488982 A JP 7488982A JP H05866 B2 JPH05866 B2 JP H05866B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- sio
- insulating film
- single crystal
- magnesia spinel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Formation Of Insulating Films (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明はMIS型半導体装置の製造方法に関し、
特に単結晶絶縁膜をゲート絶縁膜に用いた新規構
造装置の製造方法に関する。
特に単結晶絶縁膜をゲート絶縁膜に用いた新規構
造装置の製造方法に関する。
近年シリコン単結晶基板上にマグネシアスピネ
ル，（MgO・Al2O3）の単結晶絶縁膜が形成可能
となつた。かかるマグネシアスピネルは比誘導電
率がSiO2の3.9に対し、８〜９と約２倍であるこ
とから、MIS型半導体装置のゲート絶縁膜に利用
すれば容量の増加が計れることから、トランジス
タの伝達コンダクタンスgmが増加でき、またダ
イナミツクメモリの蓄積電荷量が増加できる利点
を有する。しかし、マグネシアスピネル膜とシリ
コン基板との界面には、電子捕獲準位Nssが1013
cm-2程度存在するため良好なデバイス特性が得ら
れない。これは、マグネシアスピネルの格子定数
が8.02Å，シリコンでは5.43Åであり、各々の２
倍、３倍の格子長でマツチングが合うため単結晶
絶縁膜が実現されているが、これら接合界面には
共有結合に関与しない手が多数存在するからであ
る。
ル，（MgO・Al2O3）の単結晶絶縁膜が形成可能
となつた。かかるマグネシアスピネルは比誘導電
率がSiO2の3.9に対し、８〜９と約２倍であるこ
とから、MIS型半導体装置のゲート絶縁膜に利用
すれば容量の増加が計れることから、トランジス
タの伝達コンダクタンスgmが増加でき、またダ
イナミツクメモリの蓄積電荷量が増加できる利点
を有する。しかし、マグネシアスピネル膜とシリ
コン基板との界面には、電子捕獲準位Nssが1013
cm-2程度存在するため良好なデバイス特性が得ら
れない。これは、マグネシアスピネルの格子定数
が8.02Å，シリコンでは5.43Åであり、各々の２
倍、３倍の格子長でマツチングが合うため単結晶
絶縁膜が実現されているが、これら接合界面には
共有結合に関与しない手が多数存在するからであ
る。
本発明は、かかる欠点を改善した新規な構造の
MIS型トランジスタを提供することにあり、その
要旨はマグネシアスピネル膜を形成した半導体基
板を酸化雰囲気中で加熱してマグネシアスピネル
膜と半導体基板との間にSiO2膜を設けることに
ある。以下、本発明をMIS型トランジスタに適用
した場合を例にとり詳細に説明する。
MIS型トランジスタを提供することにあり、その
要旨はマグネシアスピネル膜を形成した半導体基
板を酸化雰囲気中で加熱してマグネシアスピネル
膜と半導体基板との間にSiO2膜を設けることに
ある。以下、本発明をMIS型トランジスタに適用
した場合を例にとり詳細に説明する。
第１図はMIS型トランジスタの構造を説明する
断面図であり、図において１は半導体基板、２は
単結晶絶縁膜、３は耐酸化マスクとなる絶縁膜、
４，４１，４２，４５，４７は絶縁膜、５は第１
の電極、６はイオンの飛来方向、６１は不純物領
域、７はコンタクトホール、８は第２の電極をそ
れぞれ示す。
断面図であり、図において１は半導体基板、２は
単結晶絶縁膜、３は耐酸化マスクとなる絶縁膜、
４，４１，４２，４５，４７は絶縁膜、５は第１
の電極、６はイオンの飛来方向、６１は不純物領
域、７はコンタクトホール、８は第２の電極をそ
れぞれ示す。
半導体基板１にＰ型導電性を有するシリコン
を、単結晶絶縁膜２にマグネシアスピネルを用
い、ＮチヤネルMISトランジスタを作ることと
し、製造工程を順を追つて説明する。
を、単結晶絶縁膜２にマグネシアスピネルを用
い、ＮチヤネルMISトランジスタを作ることと
し、製造工程を順を追つて説明する。
まず、シリコン基板１の表面にマグネシアスピ
ネル膜２がエピタキシヤル成長される（第１図
ａ）。当該膜はゲート絶縁膜として用いることか
ら、通常のMISトランジスタで用いられる100〜
1000Å程度の厚さの範囲で所望の膜厚に形成す
る。当該エピタキシヤル成長は、H2，HC，
CO2ガスを用い、Mg，Ａを塩化物として輸送
することにより行うことができる。
ネル膜２がエピタキシヤル成長される（第１図
ａ）。当該膜はゲート絶縁膜として用いることか
ら、通常のMISトランジスタで用いられる100〜
1000Å程度の厚さの範囲で所望の膜厚に形成す
る。当該エピタキシヤル成長は、H2，HC，
CO2ガスを用い、Mg，Ａを塩化物として輸送
することにより行うことができる。
次に、マグネシアスピネル膜２の表面にSiO2
膜４１を、続いて窒化膜３およびSiO2膜４２を
順次設けた後、まずSiO2膜４２を通常のフオト
エツチング処理により選択除去しパターンを形成
し、次いで当該SiO2膜パターンをマスクとして
窒化膜３、SiO2膜４１，およびマグネシアスピ
ネル膜２が順次選択除去される（第１図ｂ）。
SiO2膜４１，４２の膜厚は100〜500Å程度が、
窒化膜３の膜厚は500〜1000Å程度が好ましい。
SiO2膜４１を設ける手段としては、気相成長法
又はスパツタ蒸着法が好ましい。
膜４１を、続いて窒化膜３およびSiO2膜４２を
順次設けた後、まずSiO2膜４２を通常のフオト
エツチング処理により選択除去しパターンを形成
し、次いで当該SiO2膜パターンをマスクとして
窒化膜３、SiO2膜４１，およびマグネシアスピ
ネル膜２が順次選択除去される（第１図ｂ）。
SiO2膜４１，４２の膜厚は100〜500Å程度が、
窒化膜３の膜厚は500〜1000Å程度が好ましい。
SiO2膜４１を設ける手段としては、気相成長法
又はスパツタ蒸着法が好ましい。
なお、当該工程ではSiO2膜４２のパターンを
マスクとして窒化膜３，SiO2膜４１，マグネシ
アスピネル膜２を順次除去したが、マグネシアス
ピネル膜２は除去してもしなくても、その選択は
自由であり、残したとしても何らの支障はない。
マスクとして窒化膜３，SiO2膜４１，マグネシ
アスピネル膜２を順次除去したが、マグネシアス
ピネル膜２は除去してもしなくても、その選択は
自由であり、残したとしても何らの支障はない。
次に、酸素雰囲気中で熱処理によりSiO2膜４
が形成される（第１図ｃ）。当該SiO2膜４は、素
子分離に用いる必要上0.5〜１ミクロン程度の膜
厚が好ましい。
が形成される（第１図ｃ）。当該SiO2膜４は、素
子分離に用いる必要上0.5〜１ミクロン程度の膜
厚が好ましい。
この時、前工程でマグネシアスピネル膜２が選
択除去されずに残されている場合には、当該膜２
を透して下のシリコン基板１表面にSiO2膜が形
成される。
択除去されずに残されている場合には、当該膜２
を透して下のシリコン基板１表面にSiO2膜が形
成される。
次に、SiO2膜４２，窒化膜３，SiO2膜４１が
順次除去された後、酸化雰囲気中で熱処理により
SiO2膜４５が設けられる（第１図ｄ）。SiO2膜４
２，４１を除去する際SiO2膜４の表面も多少除
去されるが膜厚が厚いので減少量は無視できる。
窒化膜３の除去は加熱されたリン酸溶液を用いる
が、当該液はマグネシアスピネルをエツチングす
る能力があり、SiO2膜４１はこれを防止する役
割を有している。SiO2膜４５は、マグネシアス
ピネル膜２の中を酸素が拡散し、シリコン基板１
表面で非晶質なSiO2膜となる結果形成されるも
のである。当該SiO2膜４５は、マグネシアスピ
ネル膜２とシリコン基板１との界面の電子捕獲準
位を低減するために設けられるものであり、膜厚
は数10〜100Å程度あれば充分である。当該SiO2
膜４５を100Å以上にするのは自由であるが、ト
ランジスタ特性を向上する上でゲート絶縁膜の容
量は大きいことが望ましく、このためには比誘導
電率の大きなマグネシアスピネル膜の膜厚が厚い
ことが必要である。
順次除去された後、酸化雰囲気中で熱処理により
SiO2膜４５が設けられる（第１図ｄ）。SiO2膜４
２，４１を除去する際SiO2膜４の表面も多少除
去されるが膜厚が厚いので減少量は無視できる。
窒化膜３の除去は加熱されたリン酸溶液を用いる
が、当該液はマグネシアスピネルをエツチングす
る能力があり、SiO2膜４１はこれを防止する役
割を有している。SiO2膜４５は、マグネシアス
ピネル膜２の中を酸素が拡散し、シリコン基板１
表面で非晶質なSiO2膜となる結果形成されるも
のである。当該SiO2膜４５は、マグネシアスピ
ネル膜２とシリコン基板１との界面の電子捕獲準
位を低減するために設けられるものであり、膜厚
は数10〜100Å程度あれば充分である。当該SiO2
膜４５を100Å以上にするのは自由であるが、ト
ランジスタ特性を向上する上でゲート絶縁膜の容
量は大きいことが望ましく、このためには比誘導
電率の大きなマグネシアスピネル膜の膜厚が厚い
ことが必要である。
次に、多結晶シリコン膜５が設けられた後、通
常のフオトエツチング処理により所望のパターン
が形成される（第１図ｅ）。当該多結晶シリコン
膜５は電極として用いるため不純物を含ませる必
要があり、かかる不純物の導入は膜形成時には雰
囲気中に含まれても良く、また、膜形成後に熱拡
散又はイオン打込み等の手段で行つても良く、選
択は自由である。
常のフオトエツチング処理により所望のパターン
が形成される（第１図ｅ）。当該多結晶シリコン
膜５は電極として用いるため不純物を含ませる必
要があり、かかる不純物の導入は膜形成時には雰
囲気中に含まれても良く、また、膜形成後に熱拡
散又はイオン打込み等の手段で行つても良く、選
択は自由である。
次に、りん，ひ素等のＮ型不純物６がイオン打
込みされ、続いて熱処理を行うことによりシリコ
ン基板１の表面にＮ型不純物領域６１は形成され
る（第１図ｆ）。次に、絶縁膜４７が設けられた
後、通常のフオトエツチング処理によりコンタク
トホール７が形成される（第１図ｇ）。次に、ア
ルミニウム等の金属膜８が設けられた後、フオト
エツチング処理により選択除去されMISトランジ
スタが形成される（第１図ｈ）。
込みされ、続いて熱処理を行うことによりシリコ
ン基板１の表面にＮ型不純物領域６１は形成され
る（第１図ｆ）。次に、絶縁膜４７が設けられた
後、通常のフオトエツチング処理によりコンタク
トホール７が形成される（第１図ｇ）。次に、ア
ルミニウム等の金属膜８が設けられた後、フオト
エツチング処理により選択除去されMISトランジ
スタが形成される（第１図ｈ）。
第２図は本発明を用いてMISトランジスタを形
成する他の実施例を説明する図である。図におい
て第１図と同記号は同機能を有する物質を示して
おり、４３，４４は絶縁膜である。半導体基板１
にシリコンを、単結晶絶縁膜２にマグネシアスピ
ネルを用い、Ｎチヤネルトランジスタを作ること
とし、製造工程を順を追つて説明する。
成する他の実施例を説明する図である。図におい
て第１図と同記号は同機能を有する物質を示して
おり、４３，４４は絶縁膜である。半導体基板１
にシリコンを、単結晶絶縁膜２にマグネシアスピ
ネルを用い、Ｎチヤネルトランジスタを作ること
とし、製造工程を順を追つて説明する。
まずシリコン基板１の表面にSiO2膜４３を、
続いて窒化膜３，SiO2膜４４を順次設ける（第
２図ａ）。次に、通常のフオトエツチング処理に
よりSiO2膜４４が選択除去され、所望のパター
ンが形成され、続いて当該パターンをマスクとし
て窒化膜３およびSiO2膜４３が順次選択除去さ
れる（第２図ｂ）。次に、酸化雰囲気中での熱処
理により素子分離のための厚いSiO2膜４が形成
される（第２図ｃ）。次にSiO2膜４４が、続いて
窒化膜３，SiO2膜４３が順次除去され、シリコ
ン基板１表面の一部が露出された後、マグネシア
スピネル膜２がエピタキシヤル成長される（第２
図ｄ）。当該エピタキシヤル成長は、シリコン基
板１の表面が露出された部分に行われるが、
SiO2膜４の表面には多結晶膜であつても形成さ
れない。これはエピタキシヤル成長雰囲気中の
HCガスの作用によりSiO2上のマグネシアスピ
ネルがエツチングされるためと本発明者は考えて
いる。当該構造が形成された後、酸化雰囲気中で
の熱処理により第１図ｄと同じ構造となり、以下
第１図に示したと同じ方法MISトランジスタが形
成される。
続いて窒化膜３，SiO2膜４４を順次設ける（第
２図ａ）。次に、通常のフオトエツチング処理に
よりSiO2膜４４が選択除去され、所望のパター
ンが形成され、続いて当該パターンをマスクとし
て窒化膜３およびSiO2膜４３が順次選択除去さ
れる（第２図ｂ）。次に、酸化雰囲気中での熱処
理により素子分離のための厚いSiO2膜４が形成
される（第２図ｃ）。次にSiO2膜４４が、続いて
窒化膜３，SiO2膜４３が順次除去され、シリコ
ン基板１表面の一部が露出された後、マグネシア
スピネル膜２がエピタキシヤル成長される（第２
図ｄ）。当該エピタキシヤル成長は、シリコン基
板１の表面が露出された部分に行われるが、
SiO2膜４の表面には多結晶膜であつても形成さ
れない。これはエピタキシヤル成長雰囲気中の
HCガスの作用によりSiO2上のマグネシアスピ
ネルがエツチングされるためと本発明者は考えて
いる。当該構造が形成された後、酸化雰囲気中で
の熱処理により第１図ｄと同じ構造となり、以下
第１図に示したと同じ方法MISトランジスタが形
成される。
本発明によれば、界面準位はゲート絶縁膜に
SiO2を用いた従来のMISトランジスタとほとん
ど同程度にできる上に、ゲート容量を大きく出来
るため、MISトランジスタ特性を向上できること
は明らかである。また、ダイナミツクメモリの
MIS容量に本発明を用いれば蓄積される電荷密度
が増加できるため、α線によるソフトエラーが低
減でき、またパターン寸法を小さくし集積密度が
向上できる。なお、上記説明ではシリコン基板上
にマグネシアスピネルを気相成長したが、サフア
イアを気相成長した場合にも本発明は適用でき
る。
SiO2を用いた従来のMISトランジスタとほとん
ど同程度にできる上に、ゲート容量を大きく出来
るため、MISトランジスタ特性を向上できること
は明らかである。また、ダイナミツクメモリの
MIS容量に本発明を用いれば蓄積される電荷密度
が増加できるため、α線によるソフトエラーが低
減でき、またパターン寸法を小さくし集積密度が
向上できる。なお、上記説明ではシリコン基板上
にマグネシアスピネルを気相成長したが、サフア
イアを気相成長した場合にも本発明は適用でき
る。
第１図は、本発明の一実施例を説明するための
図、第２図は他の実施例を説明するための図で各
工程図における半導体装置の断面を示す。図にお
いて１は半導体基板、２は単結晶絶縁膜、３は絶
縁膜、４，４１，４２，４３，４４，４５，４７
は絶縁膜、５は電極、６はイオンの飛来方向、６
１は不純物領域、７はコンタクトホール、８は電
極をそれぞれ示す。
図、第２図は他の実施例を説明するための図で各
工程図における半導体装置の断面を示す。図にお
いて１は半導体基板、２は単結晶絶縁膜、３は絶
縁膜、４，４１，４２，４３，４４，４５，４７
は絶縁膜、５は電極、６はイオンの飛来方向、６
１は不純物領域、７はコンタクトホール、８は電
極をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に単結晶絶縁膜を設ける工程
と、前記単結晶絶縁膜を形成した前記半導体基板
を酸化雰囲気中で熱処理することにより前記半導
体基板と前記単結晶絶縁膜との間に二酸化ケイ素
膜を設ける工程と、前記単結晶絶縁膜表面に電極
を設け、MIS構造を形成する工程とを含むことを
特徴とするMIS型半導体装置の製造方法。 ２ 半導体基板がシリコン、単結晶絶縁膜がマグ
ネシアスピネルもしくはサフアイアである第１項
記載のMIS型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57074889A JPS58191471A (ja) | 1982-05-04 | 1982-05-04 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57074889A JPS58191471A (ja) | 1982-05-04 | 1982-05-04 | Ｍｉｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58191471A JPS58191471A (ja) | 1983-11-08 |
| JPH05866B2 true JPH05866B2 (ja) | 1993-01-06 |
Family
ID=13560383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57074889A Granted JPS58191471A (ja) | 1982-05-04 | 1982-05-04 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58191471A (ja) |
-
1982
- 1982-05-04 JP JP57074889A patent/JPS58191471A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58191471A (ja) | 1983-11-08 |
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