JPH06103480B2 - Blackout processor - Google Patents
Blackout processorInfo
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- JPH06103480B2 JPH06103480B2 JP3167355A JP16735591A JPH06103480B2 JP H06103480 B2 JPH06103480 B2 JP H06103480B2 JP 3167355 A JP3167355 A JP 3167355A JP 16735591 A JP16735591 A JP 16735591A JP H06103480 B2 JPH06103480 B2 JP H06103480B2
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は落雷，高負荷モータの起
動等による瞬時の電源電圧の低下（以下、瞬時停電とい
う）と長時間の電源電圧低下（以下、停電という）とを
判別し、マイクロコンピュータのデータの破壊を防止
し、制御回路の誤動作を未然に防ぐことを目的とした停
電処理方式に関するものである。BACKGROUND OF THE INVENTION The present invention discriminates between a momentary drop in power supply voltage (hereinafter referred to as "instantaneous power failure") and a long-term power supply voltage drop (hereinafter referred to as "blackout") due to lightning strikes, high-load motor startup, etc. The present invention relates to a power failure processing method for preventing data destruction of a microcomputer and preventing malfunction of a control circuit.
【０００２】[0002]
【従来の技術】一般にマイクロコンピュータ（以下、Ｃ
ＰＵという）を用いた制御回路において、停電が起こっ
た場合は、電源回復時に必要なデータをメモリ上に保存
し、電源回復時にはＣＰＵがそれらのデータをもとに制
御回路を規定のシーケンス通り動作させるように停電処
理回路を設けることが通常となっている。2. Description of the Related Art Generally, a microcomputer (hereinafter referred to as C
When a power failure occurs in a control circuit using (PU), the necessary data is saved in the memory when the power is restored, and when the power is restored, the CPU operates the control circuit according to the specified sequence based on the data. It is usual to provide a power failure processing circuit to do so.
【０００３】従来、この停電処理回路は図３に一例を示
すように、停電時には商用電源の低下を検出する停電検
出回路５からの停電信号を、「Ｈ」レベルから「Ｌ」レ
ベルへの変化を検知できるＣＰＵ１の入力端子６に入力
する構成となっていた。通常、商用電源が停電してから
直流電源回路４の出力電圧がＣＰＵ１の動作電圧以下、
すなわちリセット回路８が動作停止信号を発する電圧以
下に低下するまでに数十［ｍｓ］程度の時間がある。停
電が起こると停電検出回路５が停電を検知し、ＣＰＵ１
の入力端子６に停電検知信号が入力される。するとＣＰ
Ｕ１は現在実行中のプログラムを中断し、停電回復時に
必要なデータをメモリ２に書き込み、そのデータが変化
しない様、自身の動作を停止せしめることをこの時間内
に行う。一方、停電回復時にはリセット回路８からのリ
セット信号がＣＰＵ１のリセット端子９に入力されるた
めＣＰＵ１は動作を開始する。これらの一連の動作を図
４及び図５により説明する。Conventionally, this power failure processing circuit changes a power failure signal from a power failure detection circuit 5 for detecting a drop in commercial power supply from a "H" level to an "L" level when a power failure occurs, as shown in FIG. Is input to the input terminal 6 of the CPU 1 capable of detecting Normally, after the commercial power supply fails, the output voltage of the DC power supply circuit 4 is less than the operating voltage of the CPU 1 ,
That is, the voltage below the voltage at which the reset circuit 8 issues the operation stop signal
There is a time of several tens [ms] until it drops downward . When a power failure occurs, the power failure detection circuit 5 detects the power failure and the CPU 1
The power failure detection signal is input to the input terminal 6 of. Then CP
U1 interrupts the program currently being executed, writes necessary data to the memory 2 when power is restored, and stops its own operation within this time so that the data does not change. On the other hand, when the power is restored, the reset signal from the reset circuit 8 is input to the reset terminal 9 of the CPU 1, so that the CPU 1 starts its operation. A series of these operations will be described with reference to FIGS.
【０００４】図４は、従来の停電処理回路を用いた場合
の動作タイミングを示すタイミング図、図５はＣＰＵの
動作フローチャート図である。図４に示すように、停電
が起こると停電検出回路５の停電信号は「Ｈ」レベルか
ら「Ｌ」レベルに変化する。この変化が入力端子６に入
力されるとＣＰＵ１は直ちに現在実行中のプログラムを
中断し、停電回復時に必要なデータをメモリ２に書き込
み、自身の動作を停止せしめる。その後、停電が継続し
た場合は、直流電源回路４の出力電圧がＣＰＵ１の動作
電圧以下まで低下する。一方、停電回復時には、直流電
源回路４の出力電圧がＣＰＵ１の動作電圧以下になり、
その後、数十ｍｓ遅れてリセット回路８が動作し、
「Ｌ」レベルから「Ｈ」レベルへ変化するリセット信号
８をＣＰＵ１のリセット入力端子９に入力する。リセッ
ト入力端子にリセット信号が入力されるとＣＰＵ１は動
作を開始し、バックアップ回路３により保持されている
メモリ２のデータをもとに規定のシーケンスに従い、制
御回路を動作せしめるようになっている。FIG. 4 is a timing chart showing the operation timing when the conventional power failure processing circuit is used, and FIG. 5 is an operation flow chart of the CPU. As shown in FIG. 4, when a power failure occurs, the power failure signal of the power failure detection circuit 5 changes from "H" level to "L" level. When this change is input to the input terminal 6, the CPU 1 immediately interrupts the program that is currently being executed, writes the necessary data to the memory 2 when power is restored, and stops its own operation. After that, if the power failure continues, the output voltage of the DC power supply circuit 4 drops to the operating voltage of the CPU 1 or less. On the other hand, when the power is restored, the output voltage of the DC power supply circuit 4 becomes equal to or lower than the operating voltage of the CPU 1,
After that, the reset circuit 8 operates with a delay of several tens of ms,
The reset signal 8 that changes from the “L” level to the “H” level is input to the reset input terminal 9 of the CPU 1. When a reset signal is input to the reset input terminal, the CPU 1 starts its operation, and operates the control circuit according to a prescribed sequence based on the data in the memory 2 held by the backup circuit 3.
【０００５】また、図示しないが、実開昭６０−２５０
０２号公報に見られるように、電源電圧が低下する時間
Ｔ1 とＣＰＵが停電処理に必要な時間Ｔ2 とを計数可能
なタイマーなどを用いて、ＣＰＵが瞬断か否か判断し、
瞬断の場合は元の処理を継続し、一定時間経過後も停電
信号が存在していれば瞬時停電ではなく停電であったと
判断し停電処理を行うように構成された制御装置もあ
る。Although not shown in the drawing, the actual construction number 60-250
As can be seen in Japanese Patent Publication No. 02-2002, a timer or the like capable of counting the time T 1 for which the power supply voltage drops and the time T 2 required for the CPU to perform a power outage is used to determine whether or not the CPU has an instantaneous interruption.
There is also a control device configured to continue the original process in the case of a momentary interruption, and to judge that it is not an instantaneous power outage but a power outage if the power outage signal is present even after a lapse of a certain time, and perform the power outage process.
【０００６】さらに、図示しないが、特開昭５８−１０
１３４８公報に見られるように、強制割込みが発生した
ときに割込み要因を調べて割り込み処理を行うか否かを
判定し、割込み要因が不明の場合は無処理で元のルーチ
ンへ戻り、雑音などの影響を最小限にとどめることを目
的とした強制割込処理方式もある。Further, although not shown, JP-A-58-10
As can be seen in 1348, when a forced interrupt occurs, the interrupt factor is checked to determine whether or not the interrupt process is to be performed. If the interrupt factor is unknown, the process returns to the original routine without any processing, and noise etc. There is also a forced interrupt handling method that aims to minimize the effect.
【０００７】[0007]
【発明が解決しようとする課題】 しかしながら、図３に
示した従来の停電処理回路では、図５のフローチャート
のように、停電が停電検出回路５によって検出され直流
電源電圧がＣＰＵ１の動作電圧以下に低下するまで継続
すればよいが、停電が非常に短時間であったり、ノイズ
等の外乱により停電信号が瞬間的に「Ｈ」から「Ｌ」に
変化した場合には、ＣＰＵ１は必要なデータをメモリに
書き込み、自身の動作を停止するにもかかわらず直流電
源回路４の出力電圧が低下しない。このため電源電圧回
復時にしか動作しないリセット回路８が動作せず、リセ
ット入力端子９にリセット信号が入力されない。したが
って制御回路は停止したまま、全く動作しないという致
命的な欠点があった。 [SUMMARY OF THE INVENTION However, in the conventional power failure processing circuit shown in FIG. 3, as in the flowchart of FIG. 5, a power failure is detected by the power failure detecting circuit 5 the DC power supply voltage is below the operating voltage of the CPU1 It may be continued until it drops, but if the power outage is very short or the power outage signal instantaneously changes from "H" to "L" due to disturbance such as noise, the CPU 1 outputs necessary data. The output voltage of the DC power supply circuit 4 does not drop despite writing to the memory and stopping its operation. Therefore, the reset circuit 8 that operates only when the power supply voltage is restored does not operate, and the reset signal is not input to the reset input terminal 9. Therefore, there is a fatal defect that the control circuit remains stopped and does not operate at all.
【０００８】また、実開昭６０−２５００２号公報に示
されるような停電処理を行う制御装置では、通常、商用
電源の停電が発生してからＣＰＵの作動電源である直流
電源回路の電源電圧が、ＣＰＵの動作電圧の下限まで低
下するまでの時間（これをＴ1 とする。）は数１０［ｍ
ｓ］であり、かつ制御装置の負荷の状態などにより大き
く変動する場合がある。従って、タイマー時間Ｔの設定
は、この電源電圧が低下する時間Ｔ1 とＣＰＵが停電処
理に必要な時間（これをＴ2 とする。）の和よりも短く
しなければならない。すなわち、Ｔ＜Ｔ1 ＋Ｔ2 が必要
条件にとなる。ところで、前述のようにＴ1 は大きく変
動するため、タイマー時間の設定によってはこの条件を
満足することができない場合が発生し、正常な停電処理
ができない可能性がある。すなわち、停電が瞬時停電か
通常の停電かを判断するのにタイマー時間を用いる方式
のものは、瞬時停電がタイマー時間より十分短い場合は
よいが、これ以外の場合は正常な停電処理ができず、停
電回復時に正しい制御が保証されないという致命的な欠
点を有していた。Further, in a control device for performing a power failure process as disclosed in Japanese Utility Model Laid-Open No. 60-25002, the power supply voltage of the DC power supply circuit, which is the operating power supply of the CPU, is usually set after the power failure of the commercial power supply occurs. , The time required for the operating voltage of the CPU to drop to the lower limit (this is T 1 ) is several tens of meters.
s], and may greatly vary depending on the load condition of the control device. Therefore, the timer time T must be set shorter than the sum of the time T 1 for which the power supply voltage drops and the time required for the CPU to perform the power outage (this is referred to as T 2 ). That is, T <T 1 + T 2 is a necessary condition. By the way, as described above, T 1 fluctuates greatly, so that this condition may not be satisfied depending on the setting of the timer time, and there is a possibility that normal power failure processing cannot be performed. In other words, the method that uses the timer time to determine whether the power failure is an instantaneous power failure or a normal power failure is good when the momentary power failure is sufficiently shorter than the timer time, but in other cases, normal power failure processing cannot be performed. However, it had a fatal drawback that correct control could not be guaranteed when power was restored.
【０００９】また、特開昭５８−１０１３４８公報に示
されるような強制割込処理方式では、電源断による割込
み発生時データをバッテリーサポートされたＲＡＭメモ
リ上に写すという処理は可能であっても停電回復時の処
理に対しては何ら考慮されていない。すなわち、電源断
による強制割込み発生時に電源断であることを認識して
バックアップされたメモリ上にデータを退避させた後、
メインルーチンへ戻り元のプログラムを実行するのであ
れば当然通常使用するＲＡＭ内のデータとバックアップ
されたＲＡＭ内のデータは違うものとならざるを得な
い。従って、通常停電回復後にはバックアップされたＲ
ＡＭ内のデータを使用し、プログラムを実行するようプ
ログラムされていると考えると、停電時には次の流れで
プログラムは実行される。(1) 停電（割込み発生）→
(2) データ退避（割込み処理）→(3) 元のメインルーチ
ン実行→(4) ＭＰＵ（ＣＰＵ）停止→(5) 電源回復→
(6) バックアップされたＲＡＭ内のデータを使用してメ
インルーチン実行となる。従って、前記(3) 番目の元の
メインルーチン実行時におけるデータは失われることに
なり、電源回復時点では前記(3) 番目元のメインルーチ
ン実行前の時点のデータによりメインルーチンを実行す
ることになるため、正常に停電バックアップできないと
いう問題点があった。Further, in the forced interrupt processing method as disclosed in Japanese Patent Laid-Open No. 58-101348, although the processing of copying the data at the time of interrupt occurrence due to the power interruption to the battery-supported RAM memory is possible, a power failure occurs. No consideration is given to the recovery process. That is, after recognizing that the power is cut off when a forced interrupt is generated due to the power cut and saving the data in the backed up memory,
When returning to the main routine and executing the original program, the data in the RAM normally used and the data in the backed up RAM must be different. Therefore, after normal power failure recovery, backup R
Considering that the data in the AM is used and the program is programmed to be executed, the program is executed in the following flow at the time of power failure. (1) Power failure (interrupt occurs) →
(2) Data save (interrupt processing) → (3) Original main routine execution → (4) MPU (CPU) stop → (5) Power recovery →
(6) The main routine is executed using the backed up data in RAM. Therefore, the data during the execution of the (3) th original main routine will be lost, and the main routine will be executed by the data before the execution of the (3) th original main routine when the power is restored. Therefore, there was a problem that the power failure cannot be backed up normally.
【００１０】[0010]
【課題を解決するための手段】本発明はこれらの問題点
を解決するもので、ＣＰＵの入力端子を一つ増加させる
のみで瞬時停電やノイズによる停電信号の変化と、通常
の停電とを停電処理プログラム内で判別し、瞬時停電の
場合はそのまま通常の処理プログラムに戻り制御回路を
継続させて動作させ、通常の停電の場合は停電回復時に
規定のシーケンス通りに制御回路を動作せしめる様に構
成された停電処理装置を提供するものである。すなわ
ち、本発明は、電気信号の「Ｈ」レベルから「Ｌ」レベ
ルへの変化を検知できる入力端子６と、電気信号が
「Ｈ」レベルか「Ｌ」レベルかを検知できる入力端子７
と、リセット端子９とを具備し、比較判断機能を有する
とともに供給電圧が所定値以下になるとリセット端子９
への「Ｌ」レベル信号によりその動作を停止するＣＰＵ
１と、該ＣＰＵ１のデータを記憶するメモリ２と、停電
時にメモリ２の内容を保持するためのバックアップ回路
３と、商用電源の停電を検出し、入力端子６、７へ信号
を発する停電検出回路５と、ＣＰＵ１への供給電圧が前
記所定値以下になるとＣＰＵ１の動作を停止せしめるべ
くリセット端子９へ「Ｌ」レベルの停止信号を発し、Ｃ
ＰＵ１への供給電圧が前記所定値以下となったのち回復
した場合に、ＣＰＵ１の動作を開始せしめるべくＣＰＵ
１のリセット端子９へ「Ｌ」レベルから「Ｈ」レベルへ
変化するリセット信号を発する回路８と、前記ＣＰＵ
１、メモリ２、バックアップ回路３、停電検出回路５及
びリセット回路８に電圧，電流を供給する直流電源回路
４により構成されており、前記ＣＰＵ１は、停電検出回
路５の発する停電信号が入力端子６に入力された場合
に、直ちに停電処理（データの待避の処理）を行うとと
もに、その停電処理プログラム内で、商用電源が回復を
するか否かを別の入力端子７により監視する動作を供給
電源の低下によりその動作が停止するまで連続して行う
ことにより、供給電源の低下による動作停止前に商用電
源が回復した場合は、そのまま通常のプログラムを継続
させて動作を行い、商用電源が回復することなく供給電
源が低下し動作を停止した場合は、商用電源の回復後リ
セット回路８が発するリセット信号により動作を開始
し、メモリ２にて保持された停電前の仕事の内容に従っ
て制御回路を規定のシーケンス通り動作せしめるべく構
成された停電処理装置である。 SUMMARY OF THE INVENTION The present invention solves these problems by changing the power failure signal due to momentary power failure or noise and normal power failure only by increasing the number of input terminals of the CPU. Determined in the processing program, if there is an instantaneous power failure, return to the normal processing program and continue to operate the control circuit.In case of normal power failure, the control circuit operates according to the specified sequence when the power is restored. The present invention provides an improved power failure processing device . That is, according to the present invention, the “L” level is changed from the “H” level of the electric signal.
Input terminal 6 that can detect changes to the
Input terminal 7 that can detect "H" level or "L" level
And a reset terminal 9 and have a comparison and judgment function.
When the supply voltage goes below a predetermined value, the reset terminal 9
CPU that stops its operation by "L" level signal to
1, a memory 2 for storing the data of the CPU 1, a power failure
Sometimes a backup circuit for holding the contents of memory 2
3 and the power failure of the commercial power supply is detected, and signals to the input terminals 6 and 7
Power failure detection circuit 5 that emits
The operation of CPU1 should be stopped when the value is below the specified value.
Issue a "L" level stop signal to reset terminal 9
Recovery after the supply voltage to PU1 falls below the specified value
CPU to start the operation of the CPU1
1 reset terminal 9 from "L" level to "H" level
Circuit 8 for issuing a changing reset signal, and said CPU
1, memory 2, backup circuit 3, power failure detection circuit 5 and
And DC power supply circuit that supplies voltage and current to the reset circuit 8
4 and the CPU 1 is configured to detect a power failure.
When the power failure signal generated by path 5 is input to input terminal 6
Then, if the power outage process (data saving process) is immediately performed,
In the blackout processing program, commercial power is restored.
Supply operation to monitor with another input terminal 7
Performs continuously until the operation is stopped due to the decrease in power supply
This allows commercial power to be supplied before operation stops due to a drop in power supply.
If the source recovers, continue normal program
Operation is performed and the power is supplied without the commercial power being restored.
If the power goes down and stops working, the
The operation is started by the reset signal issued by the set circuit 8.
According to the contents of the work held in the memory 2 before the power failure.
Control circuit to operate according to the specified sequence.
It is a power failure processing device made.
【００１１】[0011]
【実施例】本発明の実施例を図１及び図２により説明す
る。本発明は、電気信号の「Ｈ」レベルから「Ｌ」レベ
ルへの変化を検知できる入力端子６と、電気信号が
「Ｈ」レベルか「Ｌ」レベルかを検知できる入力端子７
と、リセット端子９とを具備し、比較判断機能を有する
とともに供給電圧が所定値以下になるとリセット端子９
への「Ｌ」レベル信号によりその動作を停止するＣＰＵ
１と、該ＣＰＵ１のデータを記憶するメモリ２と、停電
時にメモリ２の内容を保持するためのバックアップ回路
３と、商用電源の停電を検出し、入力端子６、７へ信号
を発する停電検出回路５と、ＣＰＵ１への供給電圧が前
記所定値以下になるとＣＰＵ１の動作を停止せしめるべ
くリセット端子９へ「Ｌ」レベルの停止信号を発し、Ｃ
ＰＵ１への供給電圧が前記所定値以下となったのち回復
した場合に、ＣＰＵ１の動作を開始せしめるべくＣＰＵ
１のリセット端子９へ「Ｌ」レベルから「Ｈ」レベルへ
変化するリセット信号を発する回路８と、前記ＣＰＵ
１、メモリ２、バックアップ回路３、停電検出回路５及
びリセット回路８に電圧，電流を供給する直流電源回路
４により構成されている。停電が起こると、停電検出回
路５は、ＣＰＵ１の入力端子６および入力端子７へ
「Ｈ」レベルから「Ｌ」レベルへの変化する停電信号を
発する。ＣＰＵ１は、この停電信号の「Ｈ」レベルから
「Ｌ」レベルへの変化を入力端子６により検出し、停電
がおきたことを認識し、直ちに現在実行中のプログラム
を中断し、停電回復時に必要なデータをメモリ２に書き
込む。その後、ＣＰＵ１は停電検出回路５からの停電信
号「Ｈ」，「Ｌ」のレベルを入力端子７により監視を続
ける。つまり、図２の動作フローチャート図に示すよう
に、所定のデータをメモリ２に書き込んだ後、停電信号
が「Ｈ」レベルか「Ｌ」レベルかをチェックすることに
より停電が非常に短時間で回復したかどうかを判別する
ことが可能となる。入力端子７に入力されている停電信
号レベルが「Ｈ」レベルであった場合にはＣＰＵ１は停
電が非常に短時間であったと判断し、中断していたプロ
グラムを再開し、通常の制御回路の制御を続ける。また
停電信号レベルが「Ｌ」レベルのままであった場合は、
そのまま停電信号のレベルの監視を続け、停電信号が
「Ｌ」レベルのまま直流電源回路４の出力電圧がＣＰＵ
１の動作電圧以下に低下した場合は、リセット回路８は
ＣＰＵ１へ「Ｌ」レベルの動作停止信号を発し、ＣＰＵ
１の動作が停止する。停電回復時にはリセット回路８か
らのリセット信号によりＣＰＵ１は動作を再開し、バッ
クアップ回路３により保持されているメモリ２のデータ
をもとに制御回路を規定のシーケンス通りに制御する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of the present invention will be described with reference to FIGS. The present invention is designed to change the level of an electrical signal from "H" level to "L" level.
Input terminal 6 that can detect changes to the
Input terminal 7 that can detect "H" level or "L" level
And a reset terminal 9 and have a comparison and judgment function.
When the supply voltage goes below a predetermined value, the reset terminal 9
CPU that stops its operation by "L" level signal to
1, a memory 2 for storing the data of the CPU 1, a power failure
Sometimes a backup circuit for holding the contents of memory 2
3 and the power failure of the commercial power supply is detected, and signals to the input terminals 6 and 7
Power failure detection circuit 5 that emits
The operation of CPU1 should be stopped when the value is below the specified value.
Issue a "L" level stop signal to reset terminal 9
Recovery after the supply voltage to PU1 falls below the specified value
CPU to start the operation of the CPU1
1 reset terminal 9 from "L" level to "H" level
Circuit 8 for issuing a changing reset signal, and said CPU
1, memory 2, backup circuit 3, power failure detection circuit 5 and
And DC power supply circuit that supplies voltage and current to the reset circuit 8
It is composed of four. When a power failure occurs, the power failure detection time
The path 5 is connected to the input terminal 6 and the input terminal 7 of the CPU 1.
A power failure signal that changes from "H" level to "L" level
Emit. CPU1 starts from the "H" level of this power failure signal
A change to "L" level is detected by input terminal 6 and a power failure occurs
The program that is currently running, immediately recognizing that
And write the necessary data to memory 2 when power is restored.
Put in. After that, the CPU 1 receives the power failure signal from the power failure detection circuit 5.
Continue monitoring the levels of "H" and "L" with input terminal 7.
Kick That is, as shown in the operation flowchart of FIG. 2, after writing predetermined data in the memory 2, the power failure is recovered in a very short time by checking whether the power failure signal is at “H” level or “L” level. It is possible to determine whether or not it has been done. When the power failure signal level input to the input terminal 7 is the "H" level, the CPU 1 determines that the power failure was very short, restarts the interrupted program, and restarts the normal control circuit. Continue control. If the power failure signal level remains at "L" level,
Continuing to monitor the level of the power failure signal, the output voltage of the DC power supply circuit 4 is the CPU when the power failure signal is at the “L” level.
If the voltage drops below the operating voltage of 1, the reset circuit 8
Sending an "L" level operation stop signal to CPU1, CPU
The operation of 1 stops. At the time of power failure recovery, the CPU 1 restarts the operation by the reset signal from the reset circuit 8, and controls the control circuit according to the prescribed sequence based on the data of the memory 2 held by the backup circuit 3.
【００１２】[0012]
【発明の効果】以上の説明から容易に理解されるよう
に、本発明は停電期間が非常に短い瞬時停電や、ノイズ
等の外乱による停電検出回路５の誤動作によってＣＰＵ
１が停電を検知しても制御回路は正常な動作を継続し、
かつ通常の停電によりＣＰＵの動作が停止した場合も停
電回復時には正しい動作シーケンスにより制御回路を動
作させるという信頼性の高い停電処理装置が得られる。As can be easily understood from the above description, the present invention provides a CPU due to a momentary power failure with a very short power failure period or a malfunction of the power failure detection circuit 5 due to a disturbance such as noise.
Even if 1 detects a power failure, the control circuit continues normal operation,
In addition, even if the operation of the CPU is stopped due to a normal power failure, a highly reliable power failure processing device can be obtained in which the control circuit is operated in the correct operation sequence when the power failure is restored.
【図１】 本発明の停電処理回路のブロック図。FIG. 1 is a block diagram of a power failure processing circuit according to the present invention.
【図２】 本発明の停電処理回路を用いた場合の動作フ
ローチャート図。FIG. 2 is an operation flowchart diagram when the power failure processing circuit of the present invention is used.
【図３】 従来の停電処理回路のブロック図。FIG. 3 is a block diagram of a conventional power failure processing circuit.
【図４】 従来の停電処理回路を用いた場合の動作タイ
ミング図。FIG. 4 is an operation timing chart when a conventional power failure processing circuit is used.
【図５】 従来の停電処理回路を用いた場合の動作フロ
ーチャート図。FIG. 5 is an operation flowchart diagram when a conventional power failure processing circuit is used.
【符号の説明】１ ＣＰＵ。 ２ メモ
リ。 ３ バツクアップ回路。４ 直流電源回
路。 ５ 停電検出回路。 ６ 入力端子。７
入力端子。 ８ リセット回路。 ９
入力端子。[Explanation of Codes] 1 CPU. 2 memory. 3 Back-up circuit. 4 DC power supply circuit. 5 Power failure detection circuit. 6 input terminals. 7
Input terminal. 8 Reset circuit. 9
Input terminal.
Claims (1)
ルへの変化を検知できる入力端子６と、電気信号が
「Ｈ」レベルか「Ｌ」レベルかを検知できる入力端子７
と、リセット端子９とを具備し、比較判断機能を有する
とともに供給電圧が所定値以下になるとリセット端子９
への「Ｌ」レベル信号によりその動作を停止するＣＰＵ
１と、該ＣＰＵ１のデータを記憶するメモリ２と、停電
時にメモリ２の内容を保持するためのバックアップ回路
３と、商用電源の停電を検出し、入力端子６、７へ信号
を発する停電検出回路５と、ＣＰＵ１への供給電圧が前
記所定値以下になるとＣＰＵ１の動作を停止せしめるべ
くリセット端子９へ「Ｌ」レベルの停止信号を発し、Ｃ
ＰＵ１への供給電圧が前記所定値以下となったのち回復
した場合に、ＣＰＵ１の動作を開始せしめるべくＣＰＵ
１のリセット端子９へ「Ｌ」レベルから「Ｈ」レベルへ
変化するリセット信号を発する回路８と、前記ＣＰＵ
１、メモリ２、バックアップ回路３、停電検出回路５及
びリセット回路８に電圧，電流を供給する直流電源回路
４により構成されており、前記ＣＰＵ１は、停電検出回
路５の発する停電信号が入力端子６に入力された場合
に、直ちに停電処理（データの待避の処理）を行うとと
もに、その停電処理プログラム内で、商用電源が回復を
するか否かを別の入力端子７により監視する動作を供給
電源の低下によりその動作が停止するまで連続して行う
ことにより、供給電源の低下による動作停止前に商用電
源が回復した場合は、そのまま通常のプログラムを継続
させて動作を行い、商用電源が回復することなく供給電
源が低下し動作を停止した場合は、商用電源の回復後リ
セット回路８が発するリセット信号により動作を開始
し、メモリ２にて保持された停電前の仕事の内容に従っ
て制御回路を規定のシーケンス通り動作せしめるべく構
成された停電処理装置。 1. A level from "H" level of an electric signal to "L" level
Input terminal 6 that can detect changes to the
Input terminal 7 that can detect "H" level or "L" level
And a reset terminal 9 and have a comparison and judgment function.
When the supply voltage goes below a predetermined value, the reset terminal 9
CPU that stops its operation by "L" level signal to
1, a memory 2 for storing the data of the CPU 1, a power failure
Sometimes a backup circuit for holding the contents of memory 2
3 and the power failure of the commercial power supply is detected, and signals to the input terminals 6 and 7
Power failure detection circuit 5 that emits
The operation of CPU1 should be stopped when the value is below the specified value.
Issue a "L" level stop signal to reset terminal 9
Recovery after the supply voltage to PU1 falls below the specified value
CPU to start the operation of the CPU1
1 reset terminal 9 from "L" level to "H" level
Circuit 8 for issuing a changing reset signal, and said CPU
1, memory 2, backup circuit 3, power failure detection circuit 5 and
And DC power supply circuit that supplies voltage and current to the reset circuit 8
4 and the CPU 1 is configured to detect a power failure.
When the power failure signal generated by path 5 is input to input terminal 6
Then, if the power outage process (data saving process) is immediately performed,
In the blackout processing program, commercial power is restored.
Supply operation to monitor with another input terminal 7
Performs continuously until the operation is stopped due to the decrease in power supply
This allows commercial power to be supplied before operation stops due to a drop in power supply.
If the source recovers, continue normal program
Operation is performed and the power is supplied without the commercial power being restored.
If the power goes down and stops working, the
The operation is started by the reset signal issued by the set circuit 8.
According to the contents of the work held in the memory 2 before the power failure.
Control circuit to operate according to the specified sequence.
Power outage processing device made.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3167355A JPH06103480B2 (en) | 1991-04-26 | 1991-04-26 | Blackout processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3167355A JPH06103480B2 (en) | 1991-04-26 | 1991-04-26 | Blackout processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05108503A JPH05108503A (en) | 1993-04-30 |
| JPH06103480B2 true JPH06103480B2 (en) | 1994-12-14 |
Family
ID=15848188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3167355A Expired - Lifetime JPH06103480B2 (en) | 1991-04-26 | 1991-04-26 | Blackout processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103480B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004272562A (en) | 2003-03-07 | 2004-09-30 | Orion Denki Kk | Electrical equipment |
| JP4935241B2 (en) * | 2006-08-23 | 2012-05-23 | トヨタ自動車株式会社 | Data holding device, motor control device and motor control system |
| EP3134210A4 (en) * | 2014-04-25 | 2017-06-28 | Siemens Healthcare Diagnostics Inc. | Sample collection unit |
-
1991
- 1991-04-26 JP JP3167355A patent/JPH06103480B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05108503A (en) | 1993-04-30 |
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