JPH06105772B2 - Method for manufacturing semiconductor device - Google Patents
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- JPH06105772B2 JPH06105772B2 JP62188241A JP18824187A JPH06105772B2 JP H06105772 B2 JPH06105772 B2 JP H06105772B2 JP 62188241 A JP62188241 A JP 62188241A JP 18824187 A JP18824187 A JP 18824187A JP H06105772 B2 JPH06105772 B2 JP H06105772B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はMOS型半導体装置の製造方法に係り、特に高
信頼性の配線を形成することができる半導体装置の製造
方法に関する。The present invention relates to a method for manufacturing a MOS type semiconductor device, and more particularly to a method for manufacturing a semiconductor device capable of forming highly reliable wiring. .
（従来の技術） 第４図は従来のダイナミックRAMで使用されるメモリセ
ル２個分の素子構造を示す断面図である。ｐ型の半導体
基板41にはキャパシタ用のｎ型拡散領域42,43と選択ト
ランジスタのドレイン領域となるｎ型拡散領域44とが形
成されている。上記ｎ型拡散領域42,43上には、絶縁膜4
5を介して多結晶シリコンで構成されたキャパシタ電極4
6,47が設けられている。また、ｎ型拡散領域42と44との
間及びｎ型拡散領域43と44との間の基板上にはそれぞ
れ、ゲート絶縁膜48を介して多結晶シリコンで構成され
たワード線49,50が設けられている。また、キャパシタ
電極46,47上には他のメモリセルのワード線51,52が設け
られており、全面には層間絶縁膜53が形成されている。
そして上記層間絶縁膜53に対し、上記ｎ型拡散領域44の
表面に通じるコンタクトホール54が開孔され、さらにこ
のコンタクトホール54を埋めるようにビット線55が形成
されている。(Prior Art) FIG. 4 is a sectional view showing an element structure for two memory cells used in a conventional dynamic RAM. On a p-type semiconductor substrate 41, n-type diffusion regions 42 and 43 for capacitors and an n-type diffusion region 44 which becomes a drain region of a selection transistor are formed. An insulating film 4 is formed on the n-type diffusion regions 42 and 43.
Capacitor electrode 4 composed of polycrystalline silicon via 5
6,47 are provided. Further, word lines 49 and 50 made of polycrystalline silicon are provided on the substrate between the n-type diffusion regions 42 and 44 and between the n-type diffusion regions 43 and 44, respectively, with a gate insulating film 48 interposed therebetween. It is provided. Further, word lines 51 and 52 of other memory cells are provided on the capacitor electrodes 46 and 47, and an interlayer insulating film 53 is formed on the entire surface.
Then, a contact hole 54 communicating with the surface of the n-type diffusion region 44 is opened in the interlayer insulating film 53, and a bit line 55 is formed so as to fill the contact hole 54.
このような断面構造を持つメモリセルの等価回路を第５
図に示す。各メモリセルはデータ記憶用のキャパシタＣ
と選択トランジスタＱとで構成され、各メモリセルの選
択トランジスタＱのドレインは一つのビット線BLに共通
に接続され、かつ選択トランジスタＱのゲート電極は対
応するワード線WLに接続されている。The equivalent circuit of a memory cell having such a cross-sectional structure is
Shown in the figure. Each memory cell has a capacitor C for storing data.
And the select transistor Q, the drain of the select transistor Q of each memory cell is commonly connected to one bit line BL, and the gate electrode of the select transistor Q is connected to the corresponding word line WL.
ところで、上記メモリセルの製造工程において、層間絶
縁膜53に対してコンタクトホール54を開孔する際、ワー
ド線49,50それぞれとビット線55とが短絡することを避
けるため、ワード線49,50との間で充分な寸法余裕Ｌ
（第４図に図示）を保ってコンタクトホール54を開孔す
る必要がある。この寸法余裕は例えば約1.0μｍ程度が
必要であり、従来の方法ではこの余裕を設ける必要があ
るためにメモリセルの高集積化が図れないという問題が
ある。By the way, in the manufacturing process of the memory cell, in order to avoid short-circuiting between the word lines 49 and 50 and the bit line 55 when the contact hole 54 is opened in the interlayer insulating film 53, the word lines 49 and 50 are short-circuited. Sufficient dimensional margin L between
It is necessary to open the contact hole 54 while maintaining (as shown in FIG. 4). This dimensional margin needs to be, for example, about 1.0 μm, and in the conventional method, it is necessary to provide this dimensional margin, so that there is a problem that high integration of the memory cell cannot be achieved.
これを回避するため、従来では第６図の断面図で示すよ
うな方法を用いてメモリセルの寸法の縮小化を図るよう
にしている。この方法では、まず、ｐ型の半導体基板61
上にキャパシタ用のｎ型拡散領域62,63の一部、キャパ
シタ用の絶縁膜64及びキャパシタ電極65,66を形成した
後、ゲート酸化膜67、多結晶シリコン膜68、CVD−SiO2
膜69を順次形成し、所定のマスクを用いた反応性イオン
エッチング法によってこれらの積層膜を選択的に蝕刻し
てワード線70〜73を形成する。次に、ワード線70〜73を
マスクに用いたイオン注入法によって選択トランジスタ
のｎ型拡散領域74を形成するとともに、上記キャパシタ
用のｎ型拡散領域62,63の全部を形成する（第６図
（ａ））。次に全面にCVD−SiO2膜75を堆積し、これを
ワード線70〜73の側壁にのみ選択的に残す（第６図
（ｂ））。続いて全面にCVD−SiO2膜76を堆積し、ワー
ド線70,71間のCVD−SiO2膜76に対して基板表面に通じる
コンタクトホール77を開孔し、続いてポリサイド膜によ
るビット線78を形成する（第６図（ｃ））。In order to avoid this, conventionally, the method shown in the sectional view of FIG. 6 is used to reduce the size of the memory cell. In this method, first, a p-type semiconductor substrate 61
After forming a part of the n-type diffusion regions 62 and 63 for capacitors, the insulating film 64 for capacitors and the capacitor electrodes 65 and 66 on the top, a gate oxide film 67, a polycrystalline silicon film 68, and CVD-SiO 2
The film 69 is sequentially formed, and the laminated films are selectively etched by the reactive ion etching method using a predetermined mask to form the word lines 70 to 73. Next, the n-type diffusion region 74 of the select transistor is formed by the ion implantation method using the word lines 70 to 73 as a mask, and all of the n-type diffusion regions 62 and 63 for the capacitor are formed (FIG. 6). (A)). Next, a CVD-SiO 2 film 75 is deposited on the entire surface, and this is selectively left only on the sidewalls of the word lines 70 to 73 (FIG. 6B). Then, a CVD-SiO 2 film 76 is deposited on the entire surface, a contact hole 77 is formed in the CVD-SiO 2 film 76 between the word lines 70 and 71 and communicates with the substrate surface, and then a bit line 78 made of a polycide film is formed. Are formed (FIG. 6 (c)).
この方法によれば、コンタクトホール77とワード線70,7
1それぞれとの間には余分な寸法余裕を取る必要がなく
なり、素子の寸法の縮小化が可能となり、メモリセルの
高集積化を図ることができる。According to this method, the contact hole 77 and the word line 70,7
It is not necessary to provide an extra dimensional allowance between each of them, and it is possible to reduce the size of the element, and it is possible to achieve high integration of the memory cell.
しかしながら、この方法で製造されたメモリセルでは表
面の段差が激しくなり、ビット線に段切れが発生し易く
なる。However, in the memory cell manufactured by this method, the step difference on the surface becomes severe and the bit line is apt to be broken.
これを回避するために第７図の断面図に示すように、ビ
ット線を形成する前に全面に低融点シリコンガラス膜、
例えばBPSG（ボロン・リン・シリコンガラス）膜79を堆
積し、次に熱処理を行なって表面を平坦化した後にコン
タクトホールを開孔する方法が考えられる。ところが、
BPSG膜79を形成した後ではワード線70,71上のBPSG膜79
の膜厚T1と、ｎ型拡散領域74上の膜厚T2とが異なるた
め、その後のエッチング処理の際にワード線70,71上のC
VD−SiO2膜が除去されてワード線が露出し、その後に形
成されるビット線を短絡してしまう。In order to avoid this, as shown in the sectional view of FIG. 7, a low melting point silicon glass film is formed on the entire surface before forming the bit line,
For example, a method of depositing a BPSG (boron / phosphorus / silicon glass) film 79, then performing a heat treatment to planarize the surface, and then opening a contact hole can be considered. However,
After forming the BPSG film 79, the BPSG film 79 on the word lines 70 and 71 is formed.
The film thickness T1 of the n-type diffusion region 74 is different from the film thickness T2 of the n-type diffusion region 74.
The VD-SiO 2 film is removed to expose the word line, which short-circuits the bit line formed thereafter.
（発明が解決しようとする問題点） このように従来の製造方法では素子寸法の縮小化を図る
ことができるが、最上層部の配線に段切れが発生すると
いう欠点がある。(Problems to be Solved by the Invention) As described above, in the conventional manufacturing method, it is possible to reduce the element size, but there is a drawback that disconnection occurs in the wiring in the uppermost layer.
この発明は上記のような事情を考慮してなされたもの
で、その目的は、素子寸法の縮小化を図ることができ、
かつ最上層部の配線に段切れが発生することを防止する
ことができる半導体装置の製造方法を提供することにあ
る。The present invention has been made in consideration of the above circumstances, and an object thereof is to reduce the element size,
Another object of the present invention is to provide a semiconductor device manufacturing method capable of preventing disconnection from occurring in the wiring of the uppermost layer.
［発明の構成］ （問題点を解決するための手段） この発明の半導体装置の製造方法は、第１導電型の半導
体基板上に第１絶縁膜を形成する工程と、上記第１絶縁
膜上に第１導電体層及び第２絶縁膜を順次堆積する工程
と、上記第２絶縁膜、第１導電体層及び上記第１絶縁膜
を連続して選択的に除去してゲート電極を形成する工程
と、全面に第３絶縁膜を堆積する工程と、異方性蝕刻技
術により上記第３絶縁膜を蝕刻しこの第３絶縁膜を上記
ゲート電極の側壁にのみ残す工程と、全面に第４絶縁膜
を堆積する工程と、上記第４絶縁膜を選択的に除去して
上記基板表面に通じる開孔部を形成する工程と、上記開
孔部を少なくとも覆うように第２導電体層を形成する工
程と、全面に第５絶縁膜を堆積し、熱処理によってその
表面を平坦化する工程と、上記第５絶縁膜を選択的に除
去して上記第２導電体層の一部を露出させる工程と、全
面に第３導電体層を堆積しこれをパターニングして上記
第２導電体層の露出部分と接続された配線を形成する工
程とから構成されている。[Structure of the Invention] (Means for Solving Problems) A method of manufacturing a semiconductor device according to the present invention comprises a step of forming a first insulating film on a semiconductor substrate of a first conductivity type, and a step of forming the first insulating film on the first insulating film. A step of sequentially depositing a first conductive layer and a second insulating film, and selectively and continuously removing the second insulating film, the first conductive layer and the first insulating film to form a gate electrode. A step of depositing a third insulating film on the entire surface, a step of etching the third insulating film by an anisotropic etching technique to leave the third insulating film only on the side wall of the gate electrode, and a fourth step on the entire surface. Depositing an insulating film, selectively removing the fourth insulating film to form an opening communicating with the surface of the substrate, and forming a second conductor layer so as to cover at least the opening. And a step of depositing a fifth insulating film on the entire surface and planarizing the surface by heat treatment A step of selectively removing the fifth insulating film to expose a part of the second conductor layer; and a step of depositing a third conductor layer on the entire surface and patterning the third conductor layer to pattern the second conductor layer. And a step of forming a wiring connected to the exposed portion.
（作用） この発明の半導体装置の製造方法では、ゲート電極を形
成した後に第３絶縁膜をこのゲート電極の側壁にのみ残
し、この後、全面に第４絶縁膜を堆積し、この第４絶縁
膜を選択的に除去して上記基板表面に通じる開孔部を形
成することにより、開孔部とゲート電極との間の距離が
最小にされる。(Operation) In the method of manufacturing a semiconductor device according to the present invention, after forming the gate electrode, the third insulating film is left only on the side wall of the gate electrode, and thereafter, the fourth insulating film is deposited on the entire surface to form the fourth insulating film. The distance between the opening and the gate electrode is minimized by selectively removing the film to form an opening leading to the substrate surface.
さらにこの発明では、上記開孔部を覆うように第２導電
体層を形成し、次に全面に第５絶縁膜を堆積し、この第
５絶縁膜を熱処理して平坦化することにより表面が平坦
される。Further, according to the present invention, the second conductor layer is formed so as to cover the opening, and then the fifth insulating film is deposited on the entire surface. Be flattened.
（実施例） 以下、図面を参照してこの発明の一実施例を説明する。
第１図（ａ）ないし第１図（ｈ）はこの発明に係る半導
体装置の製造方法を従来と同様にダイナミックRAMのメ
モリセルの製造方法に実施した場合の各工程を順次示す
断面図である。Embodiment An embodiment of the present invention will be described below with reference to the drawings.
1 (a) to 1 (h) are cross-sectional views sequentially showing each step when the method of manufacturing a semiconductor device according to the present invention is applied to a method of manufacturing a memory cell of a dynamic RAM as in the conventional case. .
まず、ｐ型シリコン半導体基板11の表面にフィールド酸
化膜12を形成して素子分離を行なう。次に熱酸化法によ
り基板11の表面にシリコン酸化膜13を形成し、その上に
所定形状のイオン注入用のマスク14を形成する。この
後、上記マスク14を用いてｎ型のイオン、例えばAs（ヒ
素）を基板11に注入し、ｎ型不純物領域15,16を形成す
る（第１図（ａ））。First, the field oxide film 12 is formed on the surface of the p-type silicon semiconductor substrate 11 to perform element isolation. Next, a silicon oxide film 13 is formed on the surface of the substrate 11 by a thermal oxidation method, and a mask 14 for ion implantation having a predetermined shape is formed thereon. After that, n-type ions such as As (arsenic) are implanted into the substrate 11 using the mask 14 to form n-type impurity regions 15 and 16 (FIG. 1A).
次に上記マスク14を除去し、その上にCVD法（化学的気
相成長法）により多結晶シリコン膜17を堆積し、続いて
写真蝕刻技術により上記多結晶シリコン膜17及びシリコ
ン酸化膜13をパターニングしてキャパシタ電極18,19を
形成する（第１図（ｂ））。Next, the mask 14 is removed, a polycrystalline silicon film 17 is deposited thereon by a CVD method (chemical vapor deposition method), and then the polycrystalline silicon film 17 and the silicon oxide film 13 are formed by a photoetching technique. Patterning is performed to form capacitor electrodes 18 and 19 (FIG. 1 (b)).
続いて熱酸化法により、上記キャパシタ電極18,19それ
ぞれの多結晶シリコン膜17の表面を酸化してシリコン酸
化膜20を形成する。この後、基板表面に形成されたシリ
コン酸化膜（図示せず）を除去し、基板表面を露出させ
る（第１図（ｃ））。Then, the surface of the polycrystalline silicon film 17 of each of the capacitor electrodes 18 and 19 is oxidized by a thermal oxidation method to form a silicon oxide film 20. Then, the silicon oxide film (not shown) formed on the substrate surface is removed to expose the substrate surface (FIG. 1 (c)).
次に熱酸化法により、基板11の表面に新たにシリコン酸
化膜21を形成する。このシリコン酸化膜21はこの後に形
成されるMOSトランジスタのゲート絶縁膜となるもので
あり、その膜厚は例えば数百Åである（第１図
（ｄ））。Next, a silicon oxide film 21 is newly formed on the surface of the substrate 11 by the thermal oxidation method. This silicon oxide film 21 serves as a gate insulating film of a MOS transistor to be formed later, and its film thickness is, for example, several hundred Å (FIG. 1 (d)).
続いて全面に多結晶シリコン膜22をCVD法により堆積
し、さらにその上にシリコン酸化膜23をCDV法により堆
積した後、写真蝕刻法によりこのシリコン酸化膜23及び
多結晶シリコン膜22からなる積層膜を所定形状にパター
ニングして選択MOSトランジスタのゲート電極となるワ
ード線24を形成する。次に上記ワード線24及び多結晶シ
リコン膜17をマスクに用いてｎ型のイオン、例えばAsを
基板11に注入して選択トランジスタのドレイン領域とな
るｎ型拡散領域25を形成するとともに、前記ｎ型不純物
領域15,16それぞれと一体化されたｎ型不純物領域26,27
を形成する。この時点でｎ型不純物領域15と26、ｎ型不
純物領域16と27は２個のキャパシタのｎ型拡散領域28,2
9となる。この後、CVD法により全面にシリコン酸化膜30
を堆積し、異方性蝕刻技術、例えばRIE（反応性イオン
エッチング）によって上記シリコン酸化膜30をその膜厚
分だけ除去することにより、このシリコン酸化膜30を各
ワード線24それぞれの側壁にのみ残す（第１図
（ｅ））。なお、ここまでの工程は前記第６図（ｂ）に
示す従来のものと同様である。Subsequently, a polycrystalline silicon film 22 is deposited on the entire surface by a CVD method, and a silicon oxide film 23 is further deposited thereon by a CDV method, and then a stack of the silicon oxide film 23 and the polycrystalline silicon film 22 is formed by a photo-etching method. The film is patterned into a predetermined shape to form a word line 24 which will be the gate electrode of the selection MOS transistor. Next, using the word line 24 and the polycrystalline silicon film 17 as a mask, n-type ions, such as As, are implanted into the substrate 11 to form an n-type diffusion region 25 which will be a drain region of the select transistor. N-type impurity regions 26 and 27 integrated with the respective type impurity regions 15 and 16
To form. At this point, the n-type impurity regions 15 and 26 and the n-type impurity regions 16 and 27 are the n-type diffusion regions 28 and 2 of the two capacitors.
Will be 9. After that, a silicon oxide film 30 is formed on the entire surface by the CVD method.
Is deposited and the silicon oxide film 30 is removed by the anisotropic etching technique, for example, RIE (reactive ion etching), so that the silicon oxide film 30 is formed only on the side walls of each word line 24. Leave (Fig. 1 (e)). The steps up to this point are the same as those of the conventional one shown in FIG. 6 (b).
次に全面に例えばCVD法によりシリコン酸化膜31を形成
し、次に所定形状のマスクを用いて上記シリコン酸化膜
31を選択的にエッチングすることにより、二つのワード
線24の相互間にコンタクトホール32を開孔する（第１図
（ｆ））。Next, a silicon oxide film 31 is formed on the entire surface by, eg, CVD method, and then the silicon oxide film 31 is formed using a mask having a predetermined shape.
By selectively etching 31 the contact holes 32 are opened between the two word lines 24 (FIG. 1 (f)).
次に全面に多結晶シリコン膜33をCVD法により例えば100
0Å程度の膜厚に堆積し、続いてこの多結晶シリコン膜3
3を所定のマスクを用いて選択的に除去し、上記コンタ
クトホール32内を埋めるような形状に多結晶シリコン膜
33を残す。続いて全面に低融点ガラス膜、例えばBPSG膜
34を例えば7000Åの膜厚に堆積した後、熱処理を行なっ
てこのBPSG膜34の表面を平坦化する。その後、ウエット
・エッチングもしくはREIにより上記BPSG膜34を表面か
ら一様の厚みでエッチングして上記多結晶シリコン膜33
の一部を露出させる（第１図（ｇ））。Next, a polycrystalline silicon film 33 is formed on the entire surface by a CVD method, for example, 100
Deposited to a film thickness of about 0Å, and then this polycrystalline silicon film 3
3 is selectively removed using a predetermined mask, and the polycrystalline silicon film is formed into a shape that fills the inside of the contact hole 32.
Leave 33. Then, a low melting point glass film, for example, a BPSG film is formed on the entire surface.
After depositing 34 to a film thickness of, for example, 7,000 Å, heat treatment is performed to flatten the surface of the BPSG film 34. After that, the BPSG film 34 is etched from the surface to a uniform thickness by wet etching or REI to form the polycrystalline silicon film 33.
A part of it is exposed (FIG. 1 (g)).
次に多結晶シリコン膜とMo（モリブデン）、Ｗ（タング
ステン）、Ti（チタン）などの高融点金属膜を順次堆積
し、これをパターニングして上記多結晶シリコン膜33と
接続されたシリサイド構造のビット線35を形成する（第
１図（ｈ））。Next, a polycrystalline silicon film and a refractory metal film such as Mo (molybdenum), W (tungsten), and Ti (titanium) are sequentially deposited, and patterned to form a silicide structure connected to the polycrystalline silicon film 33. The bit line 35 is formed (FIG. 1 (h)).
上記実施例によれば、キャパシタ電極18,19上にはシリ
コン酸化膜31とBPSG膜34が積層されており、しかもBPSG
膜34の表面が平坦化されているので、その上に形成され
るビット線35も平坦となり、これによりビット線35の段
切れを防止することができる。また、上記実施例ではコ
ンタクトホール32を埋めるように設けられ、ビット線35
と接続される多結晶シリコン膜33はいわゆる自己整合コ
ンタクト（セルフ・アライン・コンタクト）構造となる
ので素子の寸法を縮小化することができ、これによりメ
モリセルの高集積化が実現できる。According to the above embodiment, the silicon oxide film 31 and the BPSG film 34 are laminated on the capacitor electrodes 18 and 19, and
Since the surface of the film 34 is flattened, the bit line 35 formed on the film 34 is also flattened, which prevents breakage of the bit line 35. Further, in the above embodiment, the bit line 35 is provided so as to fill the contact hole 32.
Since the polycrystalline silicon film 33 connected with is a so-called self-aligned contact (self-aligned contact) structure, it is possible to reduce the size of the element, and thereby to realize high integration of the memory cell.
第２図はこの発明の他の実施例による製造方法の工程を
示す断面図である。上記実施例では、多結晶シリコン膜
33を形成した後にBPSG膜34を堆積し、熱処理によるBPSG
膜34の平坦化の後にその表面をエッチングして多結晶シ
リコン膜33の一部を露出させる場合について説明した
が、この実施例の方法ではBPSG膜34の堆積、平坦化の後
に所定のマスクを用いてBPSG膜34にコンタクトホール36
を開孔し、この後、ビット線35を形成するようにしたも
のである。FIG. 2 is a sectional view showing steps of a manufacturing method according to another embodiment of the present invention. In the above embodiment, the polycrystalline silicon film
BPSG film 34 is deposited after 33 is formed, and BPSG is formed by heat treatment.
Although the case where the surface of the film 34 is etched to expose a part of the polycrystalline silicon film 33 after the planarization is described, the method of this embodiment deposits the BPSG film 34 and a predetermined mask is used after the planarization. Using BPSG film 34 with contact hole 36
Is formed, and then the bit line 35 is formed.
第３図（ａ）ないし第３図（ｃ）はこの発明のさらに他
の実施例による製造方法の工程を示す断面図である。こ
の実施例方法は前記第１図（ｅ）までの工程は同じであ
り、次に第３図（ａ）に示すように全面にCVD法により
シリコン酸化膜31及びBPSG膜34を順次堆積した後、第３
図（ｂ）に示すように上記BPSG膜34とシリコン酸化膜31
からなる積層膜に対してコンタクトホール37を開孔し、
その後、第３図（ｂ）に示すように多結晶シリコン膜33
を形成し、続いて熱処理によるBPSG膜34の平坦化を行な
い、その後、ビット線35を形成するようにしたものであ
る。3 (a) to 3 (c) are sectional views showing steps of a manufacturing method according to still another embodiment of the present invention. In this embodiment, the steps up to FIG. 1 (e) are the same. Next, as shown in FIG. 3 (a), after the silicon oxide film 31 and the BPSG film 34 are sequentially deposited on the entire surface by the CVD method. , Third
As shown in FIG. 2B, the BPSG film 34 and the silicon oxide film 31 are
A contact hole 37 for the laminated film consisting of
After that, as shown in FIG.
Is formed, the BPSG film 34 is planarized by heat treatment, and then the bit line 35 is formed.
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
第１図に示す上記実施例の場合にはコンタクトホール32
を多結晶シリコン膜33で埋める場合について説明した
が、これは多結晶シリコン膜の他にアルミニウム膜を用
いて構成するようにしてもよい。ただし、膜33をアルミ
ニウムで構成した場合にはその後に熱処理を行う平坦化
処理を行なことができないので、この場合には前記BPSG
膜34の代わりにスピンコート法により形成されるシリコ
ンガラス膜いわゆるSOG（スピン・オン・コート）膜を
用いる必要がある。さらに上記多結晶シリコン膜33の代
わりにポリサイド膜を使用することもできる。It is needless to say that the present invention is not limited to the above embodiment and various modifications can be made. For example, in the case of the above embodiment shown in FIG.
Although the case where the above is filled with the polycrystalline silicon film 33 has been described, this may be configured by using an aluminum film in addition to the polycrystalline silicon film. However, when the film 33 is made of aluminum, it is not possible to perform the flattening process in which the heat treatment is performed thereafter.
Instead of the film 34, it is necessary to use a so-called SOG (spin on coat) film, which is a silicon glass film formed by a spin coating method. Further, a polycide film can be used instead of the polycrystalline silicon film 33.
また、上記第１図の実施例方法において、ワード線24を
構成する多結晶シリコン膜17及び多結晶シリコン膜33の
形成後に、それぞれの膜に対してイオン注入を行なって
抵抗値を下げることも可能である。Further, in the method of the embodiment shown in FIG. 1 described above, after the polycrystalline silicon film 17 and the polycrystalline silicon film 33 forming the word line 24 are formed, ion implantation may be performed to each film to reduce the resistance value. It is possible.
さらに上記実施例ではシリサイド構造のビット線35を形
成する場合について説明したが、これはその他にMoS
i2、Tisi2、WSiなどの金属ケイ化膜もしくはMo、Ti、Ｗ
などの高融点金属膜やアルミニウム膜などが使用でき
る。Further, in the above embodiment, the case where the bit line 35 having the silicide structure is formed has been described.
Metal silicide film such as i 2 , Tisi 2 , WSi or Mo, Ti, W
A high melting point metal film or aluminum film can be used.
［発明の効果］ 以上説明したようにこの発明によれば、素子寸法の縮小
化を図ることができ、かつ最上層部の配線に段切れが発
生することを防止することができる半導体装置の製造方
法を提供することできる。[Effects of the Invention] As described above, according to the present invention, it is possible to reduce the element size and to prevent the occurrence of disconnection in the wiring of the uppermost layer. A method can be provided.
第１図はこの発明に係る半導体装置の製造方法の一実施
例の各工程を順次示す断面図、第２図は他の実施例の工
程を示す断面図、第３図はこの発明のさらに他の実施例
の各工程を順次示す断面図、第４図は従来方法を説明す
るための断面図、第５図は第４図装置の等価回路図、第
６図及び第７図はそれぞれ上記とは異なる従来方法を説
明するための断面図である。 11…ｐ型シリコン半導体基板、12…フィールド酸化膜、
13…シリコン酸化膜、14…イオン注入用のマスク、15,1
6…ｎ型不純物領域、17…多結晶シリコン膜、18,19…キ
ャパシタ電極、20…シリコン酸化膜、21…シリコン酸化
膜、22…多結晶シリコン膜、23…シリコン酸化膜、24…
ワード線、25…ｎ型拡散領域、26,27…ｎ型不純物領
域、28,29…ｎ型拡散領域、30…シリコン酸化膜、31…
シリコン酸化膜、32…コンタクトホール、33…多結晶シ
リコン膜、34…BPSG膜、35…ビット線。FIG. 1 is a sectional view sequentially showing each step of an embodiment of a method for manufacturing a semiconductor device according to the present invention, FIG. 2 is a sectional view showing a step of another embodiment, and FIG. 3 is still another embodiment of the present invention. 4 is a cross-sectional view sequentially showing each step of the embodiment, FIG. 4 is a cross-sectional view for explaining a conventional method, FIG. 5 is an equivalent circuit diagram of the apparatus of FIG. 4, and FIG. 6 and FIG. FIG. 6 is a cross-sectional view for explaining a different conventional method. 11 ... p-type silicon semiconductor substrate, 12 ... field oxide film,
13 ... Silicon oxide film, 14 ... Ion implantation mask, 15, 1
6 ... N-type impurity region, 17 ... Polycrystalline silicon film, 18, 19 ... Capacitor electrode, 20 ... Silicon oxide film, 21 ... Silicon oxide film, 22 ... Polycrystalline silicon film, 23 ... Silicon oxide film, 24 ...
Word line, 25 ... N-type diffusion region, 26, 27 ... N-type impurity region, 28, 29 ... N-type diffusion region, 30 ... Silicon oxide film, 31 ...
Silicon oxide film, 32 ... Contact hole, 33 ... Polycrystalline silicon film, 34 ... BPSG film, 35 ... Bit line.
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 9054−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｙ Continuation of the front page (51) Int.Cl. 5 Identification number Office reference number FI technical display location H01L 29/784 9054-4M H01L 29/78 301 Y
Claims (8)
形成する工程と、 上記第１絶縁膜上に第１導電体層及び第２絶縁膜を順次
堆積する工程と、 上記第２絶縁膜、第１導電体層及び第１絶縁膜を連続し
て選択的に除去してゲート電極を形成する工程と、 全面に第３絶縁膜を堆積する工程と、 異方性蝕刻技術により上記第３絶縁膜を蝕刻し、この第
３絶縁膜を上記ゲート電極の側壁にのみ残す工程と、 全面に第４絶縁膜を堆積する工程と、 上記第４絶縁膜を選択的に除去して上記基板表面に通じ
る開孔部を形成する工程と、 上記開孔部を少なくとも覆うように第２導電体層を形成
する工程と、 全面に第５絶縁膜を堆積し、熱処理によってその表面を
１平坦化する工程と、 上記第５絶縁膜を表面から一様の厚さで除去して上記第
２導電体層の一部を露出させる工程と、 全面に第３導電体層を堆積し、これをパターニングして
上記第２導電体層の露出部分と接続された配線を形成す
る工程と を具備したことを特徴とする半導体装置の製造方法。1. A step of forming a first insulating film on a semiconductor substrate of the first conductivity type, a step of sequentially depositing a first conductor layer and a second insulating film on the first insulating film, 2 a step of selectively removing the insulating film, the first conductor layer and the first insulating film continuously to form a gate electrode, a step of depositing a third insulating film on the entire surface, and an anisotropic etching technique. A step of etching the third insulating film and leaving the third insulating film only on the side wall of the gate electrode; a step of depositing a fourth insulating film on the entire surface; and a step of selectively removing the fourth insulating film. A step of forming an opening communicating with the surface of the substrate; a step of forming a second conductor layer so as to cover at least the opening; a fifth insulating film is deposited on the entire surface; The step of flattening, and removing the fifth insulating film from the surface with a uniform thickness to obtain the second conductor. A step of exposing a part of the second conductor layer and a step of depositing a third conductor layer on the entire surface and patterning the third conductor layer to form a wiring connected to the exposed portion of the second conductor layer. And a method for manufacturing a semiconductor device.
酸化膜である特許請求の範囲第１項に記載の半導体装置
の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the first, second and third insulating films are silicon oxide films.
形成されるシリコン酸化膜もしくは化学的気相成長法に
より形成されるシリコン酸化膜と低融点シリコンガラス
膜とからなる二層膜である特許請求の範囲第１項に記載
の半導体装置の製造方法。3. A two-layer film in which the fourth insulating film is a silicon oxide film formed by a chemical vapor deposition method or a silicon oxide film formed by a chemical vapor deposition method and a low melting point silicon glass film. The method for manufacturing a semiconductor device according to claim 1, wherein
もしくはスピンコート法により形成されるシリコンガラ
ス膜である特許請求の範囲第１項に記載の半導体装置の
製造方法。4. The method of manufacturing a semiconductor device according to claim 1, wherein the fifth insulating film is a low melting point silicon glass film or a silicon glass film formed by a spin coating method.
絶縁膜を平坦化処理するようにした特許請求の範囲第１
項に記載の半導体装置の製造方法。5. The fourth conductor after the second conductor layer is formed.
A first aspect of the present invention, wherein the insulating film is flattened.
A method of manufacturing a semiconductor device according to item.
リサイド膜もしくは金属膜で構成される特許請求の範囲
第１項に記載の半導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 1, wherein the second conductor layer is composed of a polycrystalline silicon film, a polycide film or a metal film.
イ化膜もしくは金属膜で構成される特許請求の範囲第１
項に記載の半導体装置の製造方法。7. The first conductor layer is composed of a polycide film, a metal silicide film or a metal film.
A method of manufacturing a semiconductor device according to item.
後にそれぞれの膜に対してイオン注入を行なうようにし
た特許請求の範囲第１項に記載の半導体装置の製造方
法。8. The method of manufacturing a semiconductor device according to claim 1, wherein ions are implanted into the respective films after the second conductor layer and the third conductor layer are formed.
Priority Applications (5)
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|---|---|---|---|
| JP62188241A JPH06105772B2 (en) | 1987-07-28 | 1987-07-28 | Method for manufacturing semiconductor device |
| KR1019880009514A KR920000077B1 (en) | 1987-07-28 | 1988-07-27 | Manufacturing Method of Semiconductor Device |
| EP88306979A EP0305055B1 (en) | 1987-07-28 | 1988-07-28 | Method of manufacturing a semiconductor device |
| DE8888306979T DE3877282T2 (en) | 1987-07-28 | 1988-07-28 | METHOD FOR PRODUCING A SEMICONDUCTOR DEVICE. |
| US07/549,632 US5110766A (en) | 1987-07-28 | 1990-07-06 | Method of manufacturing a semiconductor device including forming a flattening layer over hollows in a contact hole |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62188241A JPH06105772B2 (en) | 1987-07-28 | 1987-07-28 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
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| JPS6431453A JPS6431453A (en) | 1989-02-01 |
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Family
ID=16220259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
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Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930020669A (en) * | 1992-03-04 | 1993-10-20 | 김광호 | Highly Integrated Semiconductor Device and Manufacturing Method |
| KR100277932B1 (en) * | 1993-03-12 | 2001-02-01 | 김영환 | Contact hole flattening method of DRAM cell |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6159866A (en) * | 1984-08-31 | 1986-03-27 | Hitachi Ltd | Mos type dynamic memory and manufacture thereof |
| JPS61144863A (en) * | 1984-12-19 | 1986-07-02 | Hitachi Ltd | Semiconductor storage device and its manufacturing method |
| JPS61183952A (en) * | 1985-02-09 | 1986-08-16 | Fujitsu Ltd | Semiconductor memory device and manufacture thereof |
-
1987
- 1987-07-28 JP JP62188241A patent/JPH06105772B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPS6431453A (en) | 1989-02-01 |
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