JPH0611026B2 - 分子線エピタキシヤル成長法 - Google Patents
分子線エピタキシヤル成長法Info
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- JPH0611026B2 JPH0611026B2 JP59253514A JP25351484A JPH0611026B2 JP H0611026 B2 JPH0611026 B2 JP H0611026B2 JP 59253514 A JP59253514 A JP 59253514A JP 25351484 A JP25351484 A JP 25351484A JP H0611026 B2 JPH0611026 B2 JP H0611026B2
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- Japan
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- silicon
- film
- molecular beam
- oxide film
- epitaxial
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
- H10P14/2901—Materials
- H10P14/2902—Materials being Group IVA materials
- H10P14/2905—Silicon, silicon germanium or germanium
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、分子線エピタキシャル法を用いた半導体の選
択エピタキシャル成長に関する。
択エピタキシャル成長に関する。
（従来技術とその問題点） シリコンのエピタキシャル層は、高品質のシリコン層が
得られることからバイポーラＩＣ(Integrated Circuit)
及び近年は、MOSIC(Metal-Oxide-Semiconductor IC)で
も用いられている。ＩＣの低消費電力化及び高周波数化
の要求により、素子微細化の必要性が高まっている。そ
うしたバイポーラＩＣ、ＭＯＳＩＣの必要性を満足する
ために、素子分離領域の微細化が有効であり、現在種々
の方法が検討されているが、有力な方法として選択エピ
タキシャル成長法がある。
得られることからバイポーラＩＣ(Integrated Circuit)
及び近年は、MOSIC(Metal-Oxide-Semiconductor IC)で
も用いられている。ＩＣの低消費電力化及び高周波数化
の要求により、素子微細化の必要性が高まっている。そ
うしたバイポーラＩＣ、ＭＯＳＩＣの必要性を満足する
ために、素子分離領域の微細化が有効であり、現在種々
の方法が検討されているが、有力な方法として選択エピ
タキシャル成長法がある。
選択エピタキシャル成長法の例を第３図に示す。シリコ
ンウエハ１３の上に酸化シリコン膜１４を１〜２μｍの
厚さだけ形成し、反応性イオンエッチングによって部分
的にシリコンを露出させたものをエピタキシャル成長用
の基板として用いる。場合によっては側壁部を窒化シリ
コン膜１５等でコートする。そのような基板に、原料ガ
スとしてSiH2Cl2とHClとを用いエピタキシャル成長を行
うと、酸化シリコン膜上には全くシリコンが堆積せず、
シリコンが露出していた領域だけにエピタキシャル層が
形成できる。しかしながら選択エピタキシャル膜には、
側壁付近に積層欠陥を初めとする格子欠陥とファセット
１７が存在する。格子欠陥の多くは第３図に示したよう
に側壁と基板表面が交わるあたりから発生し、エピタキ
シャル層の表面まで達する。ＭＯＳデバイスでもバイポ
ーラデバイスでも深さ方向にｐ−ｎ接合が存在するが、
ｐ−ｎ接合をよぎる格子欠陥が多い程接合特性は劣化す
るため格子欠陥は少なければ少ないほど望ましい。一方
ファセットが存在すると、ＭＯＳデバイスを作った場合
には、Ｖ型の部分の先端に電界が集中するためにゲート
耐圧を低下させまたファセットの部分は別のしきい値を
もったトランジスタとして働くためにサブスレッシュホ
ールド特性を悪化させる原因となる。従来法では、格子
欠陥とファセットの両方を抑制することができなかっ
た。
ンウエハ１３の上に酸化シリコン膜１４を１〜２μｍの
厚さだけ形成し、反応性イオンエッチングによって部分
的にシリコンを露出させたものをエピタキシャル成長用
の基板として用いる。場合によっては側壁部を窒化シリ
コン膜１５等でコートする。そのような基板に、原料ガ
スとしてSiH2Cl2とHClとを用いエピタキシャル成長を行
うと、酸化シリコン膜上には全くシリコンが堆積せず、
シリコンが露出していた領域だけにエピタキシャル層が
形成できる。しかしながら選択エピタキシャル膜には、
側壁付近に積層欠陥を初めとする格子欠陥とファセット
１７が存在する。格子欠陥の多くは第３図に示したよう
に側壁と基板表面が交わるあたりから発生し、エピタキ
シャル層の表面まで達する。ＭＯＳデバイスでもバイポ
ーラデバイスでも深さ方向にｐ−ｎ接合が存在するが、
ｐ−ｎ接合をよぎる格子欠陥が多い程接合特性は劣化す
るため格子欠陥は少なければ少ないほど望ましい。一方
ファセットが存在すると、ＭＯＳデバイスを作った場合
には、Ｖ型の部分の先端に電界が集中するためにゲート
耐圧を低下させまたファセットの部分は別のしきい値を
もったトランジスタとして働くためにサブスレッシュホ
ールド特性を悪化させる原因となる。従来法では、格子
欠陥とファセットの両方を抑制することができなかっ
た。
近年、高速素子への応用を目的としてこれまでのシリコ
ン薄膜成長技術に比べ、より低温で成長が行なわれ、従
ってオートドーピングがきわめて少なく、急峻な不純物
プロファイルを実現できることを特徴とする高真空中で
のシリコン分子線成長技術が盛んに研究開発されてい
る。たとえば、アプライドフィジィックスレターズ１９
８２年４１巻７５２ページ(Appl.Phys.Lett.４１(8)７
５２）に掲載のジェー・シー・ビーン（Ｊ．Ｃ．Ｂｅａ
ｎ）による報告においては、第４図に示す様にシリコン
基板１８の上に酸化シリコン膜１９を２〜３μｍの厚さ
だけ形成し、反応性イオンエッチングによって部分的に
シリコンを露出させ（第４図(a)）、その後シリコン分
子線成長法によって酸化シリコン膜上に多結晶シリコン
層２０、シリコン基板露出部にエピタキシャル層２１を
厚さ１μｍ成長させる。（第４図(b)）次に、フッ酸に
よるリフトオフ法により酸化シリコン膜１９及び、その
上の多結晶シリコン層２０を除去する。（第４図(c)）
以上のような方法を用いることによって、急峻な側壁部
ときわめて平坦な上面部をもったエピタキシャル成長領
域を得ており、シリコン分子線成長法では、ファセット
の発生がないことを示している。
ン薄膜成長技術に比べ、より低温で成長が行なわれ、従
ってオートドーピングがきわめて少なく、急峻な不純物
プロファイルを実現できることを特徴とする高真空中で
のシリコン分子線成長技術が盛んに研究開発されてい
る。たとえば、アプライドフィジィックスレターズ１９
８２年４１巻７５２ページ(Appl.Phys.Lett.４１(8)７
５２）に掲載のジェー・シー・ビーン（Ｊ．Ｃ．Ｂｅａ
ｎ）による報告においては、第４図に示す様にシリコン
基板１８の上に酸化シリコン膜１９を２〜３μｍの厚さ
だけ形成し、反応性イオンエッチングによって部分的に
シリコンを露出させ（第４図(a)）、その後シリコン分
子線成長法によって酸化シリコン膜上に多結晶シリコン
層２０、シリコン基板露出部にエピタキシャル層２１を
厚さ１μｍ成長させる。（第４図(b)）次に、フッ酸に
よるリフトオフ法により酸化シリコン膜１９及び、その
上の多結晶シリコン層２０を除去する。（第４図(c)）
以上のような方法を用いることによって、急峻な側壁部
ときわめて平坦な上面部をもったエピタキシャル成長領
域を得ており、シリコン分子線成長法では、ファセット
の発生がないことを示している。
しかし、この場合では、リフトオフ法を用いて多結晶シ
リコンを除去しているために酸化膜も同時に剥離してい
るので素子分離用の絶縁膜をあとで別に形成しなくては
ならない。また、このような絶縁膜の構造では、ＣＶＤ
法による選択エピタキシャル成長法の場合と同様に絶縁
膜側壁近傍に多数の積層欠陥が入るという欠点がある。
リコンを除去しているために酸化膜も同時に剥離してい
るので素子分離用の絶縁膜をあとで別に形成しなくては
ならない。また、このような絶縁膜の構造では、ＣＶＤ
法による選択エピタキシャル成長法の場合と同様に絶縁
膜側壁近傍に多数の積層欠陥が入るという欠点がある。
（発明の目的） 本発明の目的は、この様な従来の欠点を除去せしめてシ
リコン分子線成長法において、絶縁膜パターン内にエピ
タキシャル領域を埋めこんだ構造を実現し、しかもエピ
タキシャル領域内の絶縁膜側壁近傍での格子欠陥の発生
を抑制する方法を提供することにある。
リコン分子線成長法において、絶縁膜パターン内にエピ
タキシャル領域を埋めこんだ構造を実現し、しかもエピ
タキシャル領域内の絶縁膜側壁近傍での格子欠陥の発生
を抑制する方法を提供することにある。
（発明の構成） 本発明によれば、表面を部分的に絶縁膜で被覆した単結
晶半導体基板で、半導体表面が露出している領域に向っ
て絶縁膜側壁上部からひさし上の絶縁膜をつき出させた
構造をつくった後に分子線エピタキシャル成長を行い、
成長した半導体膜が絶縁膜の側壁との間に間隙を生じる
ようにし、その後酸化してこの間隙を酸化膜で埋め、前
記半導体膜に素子の能動領域を作製することを特徴とす
る分子線エピタキシャル成長法が実現できる。
晶半導体基板で、半導体表面が露出している領域に向っ
て絶縁膜側壁上部からひさし上の絶縁膜をつき出させた
構造をつくった後に分子線エピタキシャル成長を行い、
成長した半導体膜が絶縁膜の側壁との間に間隙を生じる
ようにし、その後酸化してこの間隙を酸化膜で埋め、前
記半導体膜に素子の能動領域を作製することを特徴とす
る分子線エピタキシャル成長法が実現できる。
（実施例） 以下図面を用いて詳細に説明する。第１図は本発明の第
一の実施例を説明する概略工程図を示しており、図にお
いて、１は、単結晶(100)シリコン基板、２は酸化シリ
コン膜、３は窒化シリコン膜、４はエピタキシャル領
域、５は多結晶層領域をそれぞれ示す。まず、シリコン
ウエハー１の表面に熱酸化等の方法で厚さ１〜２μｍの
酸化シリコン膜２を形成し、その上にＣＶＤ法などによ
り窒化シリコン膜３を形成し、続いて当該膜２，３の一
部を通常の反応性イオンエッチングによって選択除去す
る。（第１図(a)） 次に緩衝フッ酸等によって、開口部の側壁の酸化シリコ
ン膜をエッチングする。このとき、窒化シリコン膜３は
影響を受けず、窒化シリコン膜３が開口部領域に向って
ひさし状につき出した構造をつくることができる。（第
１図(b)）このときのひさしの長さは、２００〜５００
０Åが好ましい。ひさしの長さが５０００Å以上になる
と後に示すような熱酸化による表面の平坦化ができにく
くなる。またシリコン分子線は基板に対して完全に垂直
に入射するとは限らないのでひさしの長さが２００Å以
下になると側壁酸化膜位置まで入射シリコン原子が到達
し格子欠陥が発生する可能性が大きくなる。本実施例で
はひさしの長さは２０００Åとした。
一の実施例を説明する概略工程図を示しており、図にお
いて、１は、単結晶(100)シリコン基板、２は酸化シリ
コン膜、３は窒化シリコン膜、４はエピタキシャル領
域、５は多結晶層領域をそれぞれ示す。まず、シリコン
ウエハー１の表面に熱酸化等の方法で厚さ１〜２μｍの
酸化シリコン膜２を形成し、その上にＣＶＤ法などによ
り窒化シリコン膜３を形成し、続いて当該膜２，３の一
部を通常の反応性イオンエッチングによって選択除去す
る。（第１図(a)） 次に緩衝フッ酸等によって、開口部の側壁の酸化シリコ
ン膜をエッチングする。このとき、窒化シリコン膜３は
影響を受けず、窒化シリコン膜３が開口部領域に向って
ひさし状につき出した構造をつくることができる。（第
１図(b)）このときのひさしの長さは、２００〜５００
０Åが好ましい。ひさしの長さが５０００Å以上になる
と後に示すような熱酸化による表面の平坦化ができにく
くなる。またシリコン分子線は基板に対して完全に垂直
に入射するとは限らないのでひさしの長さが２００Å以
下になると側壁酸化膜位置まで入射シリコン原子が到達
し格子欠陥が発生する可能性が大きくなる。本実施例で
はひさしの長さは２０００Åとした。
次に、シリコン分子線成長法により、成長温度６５０
℃、成長速度１０Å／Ｓで開口部にエピタキシャル層４
を、窒化膜３上に多結晶シリコン層５を形成する。（第
１図(c)）このとき、エピタキシャル層４は、酸化膜２
と接触しない。次に、Dashエッチングによって、多結晶
層５を除去し、熱リン酸等によって窒化膜３を除去す
る。（第１図(d)）このとき、エピタキシャル領域４と
酸化膜２の間には、間隙が残っている。このウエハーを
水蒸気雰囲気中で９００℃、約５０分の酸化を行なう
と、エピタキシャル領域４と酸化膜２の間の空間を埋め
ることができる。（第１図(e)）かかる方法を用いるこ
とにより、格子欠陥を側壁１μｍ（基板面に平行な方
向）当り0.1個以下に押えることができる。一方、かか
るひさし状構造をつくらなかった場合には、欠陥密度
は、側壁の長さ１μｍ当り８〜１０個と多くなり明らか
に接合耐圧に影響を与える程結晶性が劣化する。しか
も、かかる方法では、シリコン分子線成長法を用いてい
るためにＣＶＤ法の場合のようなファセットの発生がな
いという特長を有している。
℃、成長速度１０Å／Ｓで開口部にエピタキシャル層４
を、窒化膜３上に多結晶シリコン層５を形成する。（第
１図(c)）このとき、エピタキシャル層４は、酸化膜２
と接触しない。次に、Dashエッチングによって、多結晶
層５を除去し、熱リン酸等によって窒化膜３を除去す
る。（第１図(d)）このとき、エピタキシャル領域４と
酸化膜２の間には、間隙が残っている。このウエハーを
水蒸気雰囲気中で９００℃、約５０分の酸化を行なう
と、エピタキシャル領域４と酸化膜２の間の空間を埋め
ることができる。（第１図(e)）かかる方法を用いるこ
とにより、格子欠陥を側壁１μｍ（基板面に平行な方
向）当り0.1個以下に押えることができる。一方、かか
るひさし状構造をつくらなかった場合には、欠陥密度
は、側壁の長さ１μｍ当り８〜１０個と多くなり明らか
に接合耐圧に影響を与える程結晶性が劣化する。しか
も、かかる方法では、シリコン分子線成長法を用いてい
るためにＣＶＤ法の場合のようなファセットの発生がな
いという特長を有している。
この例では、基板に(100)面を用いたために絶縁膜３上
の多結晶層６をDashエッチで除去したが、基板に(111)
面を用いた場合には、ヒドラジンによってエッチングす
ることによって、多結晶層とエピタキシャル層のエッチ
ングの選択性をさらに向上させることができる。
の多結晶層６をDashエッチで除去したが、基板に(111)
面を用いた場合には、ヒドラジンによってエッチングす
ることによって、多結晶層とエピタキシャル層のエッチ
ングの選択性をさらに向上させることができる。
第２図は、本発明の第二の実施例を説明する概略工程図
を示しており、図において６は、単結晶(100)シリコン
基板、７，９は、酸化シリコン膜、８，１０は窒化シリ
コン膜、１２はエピタキシャル領域、１１は多結晶層領
域をそれぞれ示す。まず、シリコンウエハーの表面に熱
酸化等の方法で厚さ１μｍの酸化シリコン膜７を形成
し、その上にＣＶＤ法等により窒化シリコン膜８を形成
し次いでスパッタリング法等により、厚さ３〜４μｍの
酸化シリコン膜９を形成し、さらに、ＣＶＤ法等により
窒化シリコン膜１０を形成し、続いて当該膜７，８，
９，１０の一部を通常の反応性イオンエッチングによっ
て選択除去する。（第２図(a)） 次に、緩衝フッ酸等によって、開口部の側壁の酸化シリ
コン膜をエッチングする。このとき、窒化シリコン膜
８，１０は影響を受けず、窒化シリコン膜８，１０が開
口部領域に向ってひさし状につき出した構造をつくるこ
とができる（第２図(c)）本実施例ではひさしの長さは
２０００Åとした。次に、シリコン分子線成長法によ
り、成長温度６５０℃、成長速度１０Å／Ｓで開口部に
エピタキシャル層１２を、窒化シリコン膜１０上に多結
晶シリコン層１１を形成する。（第２図(c)）このと
き、エピタキシャル層１２は、酸化シリコン膜７と接触
しない。本実施例では、エピタキシャル層の厚さを１μ
ｍとした。次に、緩衝フッ酸によってエッチングするこ
とによって、酸化シリコン膜９のリフトオフによって、
多結晶シリコン膜１１及び窒化シリコン膜１０を除去す
る。このとき、第１の実施例と同様にエピタキシャル層
１２が、窒化シリコン膜８のひさし部分に接しているた
め、緩衝フッ酸は、エピタキシャル層１２と酸化シリコ
ン膜７との間隙に侵入せず、酸化シリコン膜７は、影響
を受けない。次に熱リン酸等によって、窒化シリコン膜
８を除去する。（第２図(d)）このウエハーを水蒸気雰
囲気中で９００℃約５０分の酸化を行なうと、エピタキ
シャル領域１２と酸化シリコン膜７の間の空間を埋める
ことができる。（第２図(e)）かかる方法を用いること
により、エピタキシャル層１２にまったく影響を与える
ことなく、多結晶膜１１を除去することができる。
を示しており、図において６は、単結晶(100)シリコン
基板、７，９は、酸化シリコン膜、８，１０は窒化シリ
コン膜、１２はエピタキシャル領域、１１は多結晶層領
域をそれぞれ示す。まず、シリコンウエハーの表面に熱
酸化等の方法で厚さ１μｍの酸化シリコン膜７を形成
し、その上にＣＶＤ法等により窒化シリコン膜８を形成
し次いでスパッタリング法等により、厚さ３〜４μｍの
酸化シリコン膜９を形成し、さらに、ＣＶＤ法等により
窒化シリコン膜１０を形成し、続いて当該膜７，８，
９，１０の一部を通常の反応性イオンエッチングによっ
て選択除去する。（第２図(a)） 次に、緩衝フッ酸等によって、開口部の側壁の酸化シリ
コン膜をエッチングする。このとき、窒化シリコン膜
８，１０は影響を受けず、窒化シリコン膜８，１０が開
口部領域に向ってひさし状につき出した構造をつくるこ
とができる（第２図(c)）本実施例ではひさしの長さは
２０００Åとした。次に、シリコン分子線成長法によ
り、成長温度６５０℃、成長速度１０Å／Ｓで開口部に
エピタキシャル層１２を、窒化シリコン膜１０上に多結
晶シリコン層１１を形成する。（第２図(c)）このと
き、エピタキシャル層１２は、酸化シリコン膜７と接触
しない。本実施例では、エピタキシャル層の厚さを１μ
ｍとした。次に、緩衝フッ酸によってエッチングするこ
とによって、酸化シリコン膜９のリフトオフによって、
多結晶シリコン膜１１及び窒化シリコン膜１０を除去す
る。このとき、第１の実施例と同様にエピタキシャル層
１２が、窒化シリコン膜８のひさし部分に接しているた
め、緩衝フッ酸は、エピタキシャル層１２と酸化シリコ
ン膜７との間隙に侵入せず、酸化シリコン膜７は、影響
を受けない。次に熱リン酸等によって、窒化シリコン膜
８を除去する。（第２図(d)）このウエハーを水蒸気雰
囲気中で９００℃約５０分の酸化を行なうと、エピタキ
シャル領域１２と酸化シリコン膜７の間の空間を埋める
ことができる。（第２図(e)）かかる方法を用いること
により、エピタキシャル層１２にまったく影響を与える
ことなく、多結晶膜１１を除去することができる。
（発明の効果） 本発明を用いることによって、シリコン分子線成長法に
おいて、絶縁膜パターン内にエピタキシャル領域を埋め
こんだ構造を実現できしかも、エピタキシャル領域内の
絶縁膜側壁近傍での格子欠陥の発生を抑制することがで
きた。
おいて、絶縁膜パターン内にエピタキシャル領域を埋め
こんだ構造を実現できしかも、エピタキシャル領域内の
絶縁膜側壁近傍での格子欠陥の発生を抑制することがで
きた。
第１図(a)〜(e)及び、第２図(a)〜(e)は、本発明の一実
施例を説明するための模式的断面図で、第３図は従来用
いられている選択エピタキシャル法を説明するための断
面概略図を示す。第４図(a)〜(c)は、現在までに報告さ
れた、シリコン分子線成長法をもちいたパターンエピタ
キシャル成長を説明するための断面概略図を示す。 図に於いて、 １……シリコン基板、２……酸化シリコン膜、 ３……窒化シリコン膜、４……エピタキシャル層、 ５……多結晶層、６……シリコン基板、 ７……酸化シリコン膜、８……窒化シリコン膜、 ９……酸化シリコン膜、10……窒化シリコン膜、 11……多結晶シリコン膜、12……エピタキシャル膜、 13……シリコン基板、14……酸化シリコン膜、 15……窒化シリコン膜、16……エピタキシャル膜、 17……ファセット、18……シリコン基板、 19……酸化シリコン膜、20……多結晶膜、 21……エピタキシャル膜、
施例を説明するための模式的断面図で、第３図は従来用
いられている選択エピタキシャル法を説明するための断
面概略図を示す。第４図(a)〜(c)は、現在までに報告さ
れた、シリコン分子線成長法をもちいたパターンエピタ
キシャル成長を説明するための断面概略図を示す。 図に於いて、 １……シリコン基板、２……酸化シリコン膜、 ３……窒化シリコン膜、４……エピタキシャル層、 ５……多結晶層、６……シリコン基板、 ７……酸化シリコン膜、８……窒化シリコン膜、 ９……酸化シリコン膜、10……窒化シリコン膜、 11……多結晶シリコン膜、12……エピタキシャル膜、 13……シリコン基板、14……酸化シリコン膜、 15……窒化シリコン膜、16……エピタキシャル膜、 17……ファセット、18……シリコン基板、 19……酸化シリコン膜、20……多結晶膜、 21……エピタキシャル膜、
Claims (1)
- 【請求項１】単結晶半導体基板表面に第１の絶縁膜のパ
ターンとその上にひさし状に端部がつき出た第２の絶縁
膜パターンとが積層された構造を少なくとも一層形成
し、次に基板表面に半導体膜を分子線エピタキシャル成
長させて、成長した半導体膜が絶縁膜の側壁との間に間
隙を生じるようにし、その後酸化してこの間隙を酸化膜
で埋め、前記半導体膜に素子の能動領域を作製すること
を特徴とする分子線エピタキシャル成長法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59253514A JPH0611026B2 (ja) | 1984-11-30 | 1984-11-30 | 分子線エピタキシヤル成長法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59253514A JPH0611026B2 (ja) | 1984-11-30 | 1984-11-30 | 分子線エピタキシヤル成長法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61131525A JPS61131525A (ja) | 1986-06-19 |
| JPH0611026B2 true JPH0611026B2 (ja) | 1994-02-09 |
Family
ID=17252430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59253514A Expired - Lifetime JPH0611026B2 (ja) | 1984-11-30 | 1984-11-30 | 分子線エピタキシヤル成長法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611026B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2767676B2 (ja) * | 1993-03-19 | 1998-06-18 | 松下電器産業株式会社 | 化合物半導体の微細構造形成方法 |
| CN103632940B (zh) * | 2012-08-23 | 2016-04-06 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5421283A (en) * | 1977-07-19 | 1979-02-17 | Mitsubishi Electric Corp | Manufacture for semiconductor device |
-
1984
- 1984-11-30 JP JP59253514A patent/JPH0611026B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61131525A (ja) | 1986-06-19 |
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