JPH061306B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH061306B2 JPH061306B2 JP24143185A JP24143185A JPH061306B2 JP H061306 B2 JPH061306 B2 JP H061306B2 JP 24143185 A JP24143185 A JP 24143185A JP 24143185 A JP24143185 A JP 24143185A JP H061306 B2 JPH061306 B2 JP H061306B2
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- capacitor
- transistor
- crystal display
- dummy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は液晶表示装置に係り、特に液晶セルをメモリ素
子として利用するに好適な反転リフレツシユ機能をもつ
アクテイブマトリツクス形液晶表示装置に関する。 〔発明の背景〕 近年、大容量表示装置として、低消費電力，平面化，小
型化の点でアクテイブマトリツクス形液晶表示装置が注
目され、これに表示データ読み出し機能，表示データリ
フレツシユ機能を付加し、表示装置そのものをＲＡＭと
して用いるものまで現われた。このような装置としては
例えば、特開昭59-24892号公報に記載されるものがあ
る。 しかしこの装置では液晶物質に対して直流電圧を印加す
るようになつている。 周知のように液晶物質は直流電界によつて電気分解を生
じ、液晶の寿命を著しく短かくする。したがつて先の装
置は寿命の点で実用上問題がある。 〔発明の目的〕 本発明の目的は、データ読み出し、リフレツシユ機能を
もつアクテイブマトリツクス形液晶表示装置を長寿命化
することにある。 〔発明の概要〕 本発明は、データ読み出し、リフレツシユ機能をもつア
クテイブマトリツクス形液晶装置において、リフレツシ
ユ動作時に現在液晶表示画素に印加されている電圧を読
み出し、該電圧を反転増幅した後に再度画素に印加する
ことにより、液晶画素に印加される電圧を交番化するこ
とを特徴とする。 〔発明の実施例〕 以下、本発明の一実施例を第１図により説明する。本発
明の新規性は液晶画素のリフレツシユ動作にあり、通常
のデータ書込み，表示の動作は周知の液晶表示装置と同
一であるため説明を省く。 第１図において、１は表示電極により定義される表示画
素であり、これがマトリツクス状に配列されて表示部
（図示せず）を構成する。各表示画素１は、トランジス
タ／キャパシタアレイを構成する選択スイッチとしての
ＭＯＳトランジスタ２とキャパシタ３、および各キャパ
シタ３に接続される液晶素子４から構成され、それぞれ
がメモリセルとなつている。各行のＭＯＳトランジスタ
２のゲートを共通に接続する走査電極ｌと各列のＭＯＳ
トランジスタのドレインを共通に接続する信号電極ｍが
各交点において絶縁分離され直交配列されている。 各信号電極ｍはリフレツシユ回路５に接続されている。 リフレツシユ回路５は、２入力をもつ第１，第２のコン
パレータ６，７と第１，第２のダミーセル８，９と第
１，第２のプリチャージ電圧発生回路10，11とコンパレ
ータの出力により制御され、所定の電圧を発生する３値
変換出力回路１２および各信号の流れを選択制御するＭ
ＯＳトランジスタからなる。 第１のコンパレータ６の１入力には、ダミー線naを接続
し、このダミー線naにＭＯＳトランジスタ13とキャパシ
タ14による第１のダーミセル８を接続している。第２の
コンパレータ７の１入力にも、同様にダミー線nbを接続
し、このダミー線nbにＭＯＳトランジスタ１５とキャパ
シタ16による第２のダミーセル９を接続している。各列
のダミーセルのＭＯＳトランジスタのゲートは共通に制
御線ｂに接続されている。10は第１のダミーセル８に第
１の基準電圧を書き込むための第１のプリチヤージ電圧
発生器であり、１１は第２のダミーセル９に第２の基準
電圧を書き込むための第２のプリチヤージ電圧発生器で
ある。 ダミー線naの浮遊容量C'A1は走査信号線ｍの浮遊容量CA
とほぼ等しくなるように設定しておく。ダミー線nbの浮
遊容量C'A2も同様に浮遊容量CAとほぼ等しくなるように
設定しておく。 リフレツシユ動作は、読み出した情報を新たに書き込め
ば良いのだが“１”レベルでキャパシタ３に電荷が蓄え
られていてもＭＯＳトランジスタ２のリーク等のため時
間とともに電圧は減少してしまう。したがつて、読み出
した電圧が最初に書き込んだ電圧より減少していても、
新たに書き込む場合には、当初の電圧を書き込むように
しなければ十分に表示動作あるいは情報蓄積動作が行な
えなくなる。 また液晶素子４は直流電界を印加しつづけると寿命が短
かくなる欠点がある。本発明は、リフレツシユ動作時に
キャパシタ３に印加される電圧を３種すなわち“１”，
“０”，“−１”レベルとすることにある。これによ
り、液晶素子４に印加される電界も、液晶素子４の共通
電極をある電位にしておけば、リフレツシユ動作毎に交
番する交流電界を印加でき、液晶素子４の長寿命化がは
かれる。 次に第１図に示した実施例のリフレツシユ動作を第２図
に示すタイミングチヤートに従い説明する。 まず、第１のプリチヤージ電圧発生器10により第１のダ
ミーセル８のキャパシタ14をレベル“１”の中間電位に
充電する。同様に第２のプリチヤージ電圧発生器11によ
り、第２のダミーセル９のキヤパシタ16をレベル“−
１”の中間電位に充電する。 リフレツシユ動作の最初の時刻t1において、制御線ａが
Ｈレベルになり、予め、Ｈレベルであつた制御線ｃと合
わせてスイツチング素子17，18，19が閉じられ、走査信
号線ｍとダミーセル８及び９に接続されたダミー線na，
nbとが電気的に接続され、上記の走査信号線ｍと２つの
ダミー線na，nbは等電位になる。時刻t2においてスイツ
チング素子17，18は開かれ、走査信号線ｍと２つのダミ
ー線na，nbは電気的に切り離される。さらに時刻t3にお
いて、表示画素１内のＭＯＳトランジスタ２及びダミー
セル８，９内のスイツチング素子13，15のゲートに接続
された走査電極ｌ1とｂがＨレベルとなり、それぞれＭ
ＯＳトランジスタ２，及びスイツチング素子13，15が閉
じられ、キヤパシーター１４及び16にプリチヤージされ
た電位が各々ダミー線na及びnb，浮遊容量Ｃ′A1とキヤ
パシター14，浮遊容量Ｃ′A2とキヤパシター16とで分圧
される。同様に走査信号線ｍについても同様にキヤパシ
ター３に充電されていた電位は、キヤパシター３と、浮
遊容量CAとで分圧される。 次に、走査信号線ｍに表われた電圧を値によつて、第
１，第２のコンパレータ６及び７の出力は、次の３通り
に場合分けされる。第３図にそれを示す。 すなわち第１の場合キヤパシタ３が論理レベル“１”の
電位に充電されていれば走査信号線ｍには正の電位が表
われ、第１とコンパレータ６における入力信号線ｅ，ｆ
の電圧の大小関係はｅ＞ｆとなり、出力ｇはＨレベル，
第２のコンパレータ７における入力信号線ｈ，ｉの電圧
の大小関係はｈ≦ｉとなり出力ｊはＬレベルとなる。同
様にして第２の場合、キヤパシタ３が論理レベル“０”
の電位にあれば、第１のコンパレータ６の出力ｇはＬ，
第２のコンパレータ７の出力ｊはＬとなる。さらに第３
の場合、キヤパシタ３が論理レベル“−１”の電位にあ
れば、第１のコンパレータ６の出力ｇはＬレベル，第２
のコンパレータ７の出力ｊはＨレベルとなる。 次に、これら第１，第２のコンパレータの出力を入力と
する３値変換出力回路12は、上記第１と場合において
は、論理レベル“−１”，第２の場合においては、論理
レベル“０”，第３の場合においては、論理レベル“１
“を出力すると回路である。この３値変換出力回路12の
出力は、第２図のタイミングチヤートで、時刻t5におい
て、スイッチング素子19が開き、スイッチング素子20が
閉じるため、走査信号電極ｍと電気的に接続される。従
つてＭＯＳトランジスタ２が閉じて時刻t6までの間、キ
ヤパシター３には、３値変換出力回路12の出力電位でも
つて充電動作が行なわれ、再書き込み、すなわちリフレ
ツシユ動作が行なわれる。 以上で１回のリフレツシユ動作が完了したが次のサイク
ルでは走査電極ｌ2で選択される画素についてリフレツ
シユ動作が行われる。このようにして、次々と画素が選
択され、リフレツシユ動作が行わる。 上記に述べた、１回のリフレツシユ動作が完了すると、
キヤパシター３に充電された電位は論理レベル“０”の
場合を除き、正負が反転している。従つて、本実施例に
おいては、リフレツシユ動作時に、液晶画素に印加され
る電界を反転するために、表示画素内の記憶能力を維持
しつつ、表示画素の長寿命化が計れる。 〔発明の効果〕 本発明によれば、リフレツシユ動作により液晶画素に印
加される電界を交番化できるため、装置の長寿命化がは
かれる効果がある。
子として利用するに好適な反転リフレツシユ機能をもつ
アクテイブマトリツクス形液晶表示装置に関する。 〔発明の背景〕 近年、大容量表示装置として、低消費電力，平面化，小
型化の点でアクテイブマトリツクス形液晶表示装置が注
目され、これに表示データ読み出し機能，表示データリ
フレツシユ機能を付加し、表示装置そのものをＲＡＭと
して用いるものまで現われた。このような装置としては
例えば、特開昭59-24892号公報に記載されるものがあ
る。 しかしこの装置では液晶物質に対して直流電圧を印加す
るようになつている。 周知のように液晶物質は直流電界によつて電気分解を生
じ、液晶の寿命を著しく短かくする。したがつて先の装
置は寿命の点で実用上問題がある。 〔発明の目的〕 本発明の目的は、データ読み出し、リフレツシユ機能を
もつアクテイブマトリツクス形液晶表示装置を長寿命化
することにある。 〔発明の概要〕 本発明は、データ読み出し、リフレツシユ機能をもつア
クテイブマトリツクス形液晶装置において、リフレツシ
ユ動作時に現在液晶表示画素に印加されている電圧を読
み出し、該電圧を反転増幅した後に再度画素に印加する
ことにより、液晶画素に印加される電圧を交番化するこ
とを特徴とする。 〔発明の実施例〕 以下、本発明の一実施例を第１図により説明する。本発
明の新規性は液晶画素のリフレツシユ動作にあり、通常
のデータ書込み，表示の動作は周知の液晶表示装置と同
一であるため説明を省く。 第１図において、１は表示電極により定義される表示画
素であり、これがマトリツクス状に配列されて表示部
（図示せず）を構成する。各表示画素１は、トランジス
タ／キャパシタアレイを構成する選択スイッチとしての
ＭＯＳトランジスタ２とキャパシタ３、および各キャパ
シタ３に接続される液晶素子４から構成され、それぞれ
がメモリセルとなつている。各行のＭＯＳトランジスタ
２のゲートを共通に接続する走査電極ｌと各列のＭＯＳ
トランジスタのドレインを共通に接続する信号電極ｍが
各交点において絶縁分離され直交配列されている。 各信号電極ｍはリフレツシユ回路５に接続されている。 リフレツシユ回路５は、２入力をもつ第１，第２のコン
パレータ６，７と第１，第２のダミーセル８，９と第
１，第２のプリチャージ電圧発生回路10，11とコンパレ
ータの出力により制御され、所定の電圧を発生する３値
変換出力回路１２および各信号の流れを選択制御するＭ
ＯＳトランジスタからなる。 第１のコンパレータ６の１入力には、ダミー線naを接続
し、このダミー線naにＭＯＳトランジスタ13とキャパシ
タ14による第１のダーミセル８を接続している。第２の
コンパレータ７の１入力にも、同様にダミー線nbを接続
し、このダミー線nbにＭＯＳトランジスタ１５とキャパ
シタ16による第２のダミーセル９を接続している。各列
のダミーセルのＭＯＳトランジスタのゲートは共通に制
御線ｂに接続されている。10は第１のダミーセル８に第
１の基準電圧を書き込むための第１のプリチヤージ電圧
発生器であり、１１は第２のダミーセル９に第２の基準
電圧を書き込むための第２のプリチヤージ電圧発生器で
ある。 ダミー線naの浮遊容量C'A1は走査信号線ｍの浮遊容量CA
とほぼ等しくなるように設定しておく。ダミー線nbの浮
遊容量C'A2も同様に浮遊容量CAとほぼ等しくなるように
設定しておく。 リフレツシユ動作は、読み出した情報を新たに書き込め
ば良いのだが“１”レベルでキャパシタ３に電荷が蓄え
られていてもＭＯＳトランジスタ２のリーク等のため時
間とともに電圧は減少してしまう。したがつて、読み出
した電圧が最初に書き込んだ電圧より減少していても、
新たに書き込む場合には、当初の電圧を書き込むように
しなければ十分に表示動作あるいは情報蓄積動作が行な
えなくなる。 また液晶素子４は直流電界を印加しつづけると寿命が短
かくなる欠点がある。本発明は、リフレツシユ動作時に
キャパシタ３に印加される電圧を３種すなわち“１”，
“０”，“−１”レベルとすることにある。これによ
り、液晶素子４に印加される電界も、液晶素子４の共通
電極をある電位にしておけば、リフレツシユ動作毎に交
番する交流電界を印加でき、液晶素子４の長寿命化がは
かれる。 次に第１図に示した実施例のリフレツシユ動作を第２図
に示すタイミングチヤートに従い説明する。 まず、第１のプリチヤージ電圧発生器10により第１のダ
ミーセル８のキャパシタ14をレベル“１”の中間電位に
充電する。同様に第２のプリチヤージ電圧発生器11によ
り、第２のダミーセル９のキヤパシタ16をレベル“−
１”の中間電位に充電する。 リフレツシユ動作の最初の時刻t1において、制御線ａが
Ｈレベルになり、予め、Ｈレベルであつた制御線ｃと合
わせてスイツチング素子17，18，19が閉じられ、走査信
号線ｍとダミーセル８及び９に接続されたダミー線na，
nbとが電気的に接続され、上記の走査信号線ｍと２つの
ダミー線na，nbは等電位になる。時刻t2においてスイツ
チング素子17，18は開かれ、走査信号線ｍと２つのダミ
ー線na，nbは電気的に切り離される。さらに時刻t3にお
いて、表示画素１内のＭＯＳトランジスタ２及びダミー
セル８，９内のスイツチング素子13，15のゲートに接続
された走査電極ｌ1とｂがＨレベルとなり、それぞれＭ
ＯＳトランジスタ２，及びスイツチング素子13，15が閉
じられ、キヤパシーター１４及び16にプリチヤージされ
た電位が各々ダミー線na及びnb，浮遊容量Ｃ′A1とキヤ
パシター14，浮遊容量Ｃ′A2とキヤパシター16とで分圧
される。同様に走査信号線ｍについても同様にキヤパシ
ター３に充電されていた電位は、キヤパシター３と、浮
遊容量CAとで分圧される。 次に、走査信号線ｍに表われた電圧を値によつて、第
１，第２のコンパレータ６及び７の出力は、次の３通り
に場合分けされる。第３図にそれを示す。 すなわち第１の場合キヤパシタ３が論理レベル“１”の
電位に充電されていれば走査信号線ｍには正の電位が表
われ、第１とコンパレータ６における入力信号線ｅ，ｆ
の電圧の大小関係はｅ＞ｆとなり、出力ｇはＨレベル，
第２のコンパレータ７における入力信号線ｈ，ｉの電圧
の大小関係はｈ≦ｉとなり出力ｊはＬレベルとなる。同
様にして第２の場合、キヤパシタ３が論理レベル“０”
の電位にあれば、第１のコンパレータ６の出力ｇはＬ，
第２のコンパレータ７の出力ｊはＬとなる。さらに第３
の場合、キヤパシタ３が論理レベル“−１”の電位にあ
れば、第１のコンパレータ６の出力ｇはＬレベル，第２
のコンパレータ７の出力ｊはＨレベルとなる。 次に、これら第１，第２のコンパレータの出力を入力と
する３値変換出力回路12は、上記第１と場合において
は、論理レベル“−１”，第２の場合においては、論理
レベル“０”，第３の場合においては、論理レベル“１
“を出力すると回路である。この３値変換出力回路12の
出力は、第２図のタイミングチヤートで、時刻t5におい
て、スイッチング素子19が開き、スイッチング素子20が
閉じるため、走査信号電極ｍと電気的に接続される。従
つてＭＯＳトランジスタ２が閉じて時刻t6までの間、キ
ヤパシター３には、３値変換出力回路12の出力電位でも
つて充電動作が行なわれ、再書き込み、すなわちリフレ
ツシユ動作が行なわれる。 以上で１回のリフレツシユ動作が完了したが次のサイク
ルでは走査電極ｌ2で選択される画素についてリフレツ
シユ動作が行われる。このようにして、次々と画素が選
択され、リフレツシユ動作が行わる。 上記に述べた、１回のリフレツシユ動作が完了すると、
キヤパシター３に充電された電位は論理レベル“０”の
場合を除き、正負が反転している。従つて、本実施例に
おいては、リフレツシユ動作時に、液晶画素に印加され
る電界を反転するために、表示画素内の記憶能力を維持
しつつ、表示画素の長寿命化が計れる。 〔発明の効果〕 本発明によれば、リフレツシユ動作により液晶画素に印
加される電界を交番化できるため、装置の長寿命化がは
かれる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示す回路図、第２図は第１
図のタイミングチヤート、第３図は第１図における３値
変換出力回路の入出力関係を示す説明図である。 ５…リフレツシユ回路 ６，７…コンパレータ ８，９…ダミーセル 10，11…プリチヤージ回路 12…３値変換出力回路 13，15，17，18，19，20…スイッチング素子 3，14，16…キヤパシター CA，Ｃ′A1，Ｃ′A2…浮遊容量
図のタイミングチヤート、第３図は第１図における３値
変換出力回路の入出力関係を示す説明図である。 ５…リフレツシユ回路 ６，７…コンパレータ ８，９…ダミーセル 10，11…プリチヤージ回路 12…３値変換出力回路 13，15，17，18，19，20…スイッチング素子 3，14，16…キヤパシター CA，Ｃ′A1，Ｃ′A2…浮遊容量
Claims (1)
- 【特許請求の範囲】 液晶素子とトランジスタ／キャパシタアレイから成るメ
モリセルを画素に対応させてマトリクス状に配置して成
る液晶表示装置において、 前記トランジスタ／キャパシタアレイの各列毎に、トラ
ンジスタとキャパシタからなる第１、第２の各ダミーセ
ルと、 この各ダミーセル中のキャパシタと前記トランジスタ／
キャパシタアレイ中の選択された行のキャパシタの電荷
量を読み出して比較する第１、第２の各コンパレータ
と、 前記第１、第２の各コンパレータの出力値に応じて前記
選択されたキャパシタの電荷の極性を反転、またはゼロ
にする３値変換出力回路と、 前記３値変換出力回路の出力電圧を前記選択された行の
キャパシタに印加する再書き込みを行う複数のスイッチ
ング素子とを具備し、 反転リフレッシュ可能なメモリ表示機能を持たせたこと
を特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24143185A JPH061306B2 (ja) | 1985-10-30 | 1985-10-30 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24143185A JPH061306B2 (ja) | 1985-10-30 | 1985-10-30 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62102228A JPS62102228A (ja) | 1987-05-12 |
| JPH061306B2 true JPH061306B2 (ja) | 1994-01-05 |
Family
ID=17074195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24143185A Expired - Lifetime JPH061306B2 (ja) | 1985-10-30 | 1985-10-30 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061306B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002351430A (ja) * | 2001-05-30 | 2002-12-06 | Mitsubishi Electric Corp | 表示装置 |
-
1985
- 1985-10-30 JP JP24143185A patent/JPH061306B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62102228A (ja) | 1987-05-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7586473B2 (en) | Active matrix array device, electronic device and operating method for an active matrix array device | |
| KR100516238B1 (ko) | 표시 장치 | |
| US4430648A (en) | Combination matrix array display and memory system | |
| US5424975A (en) | Reference circuit for a non-volatile ferroelectric memory | |
| KR100538718B1 (ko) | 반도체기억장치 | |
| EP0495572A2 (en) | Refreshing ferroelectric capacitors | |
| CN103718237B (zh) | 用于有源存储像素反转的像素电路、显示电路和显示装置以及驱动像素电路的方法 | |
| JP3226433B2 (ja) | 強誘電体メモリ装置 | |
| JPS5823091A (ja) | 画像表示装置 | |
| US4799193A (en) | Semiconductor memory devices | |
| KR100509986B1 (ko) | 화상표시장치 및 표시구동방법 | |
| US4112508A (en) | Semiconductor memory | |
| KR100253878B1 (ko) | 강 유전체 메모리 장치 및 그 동작방법 | |
| US20110298784A1 (en) | Display device | |
| US6038162A (en) | Semiconductor memory device | |
| US4680734A (en) | Semiconductor memory device | |
| JPH11510300A (ja) | Ｓｒａｍ―ｍｏｓトランジスタメモリセルの駆動方法 | |
| JP4069963B2 (ja) | Ｍｏｓトランジスタ敷居値補償回路及びこれを備えたフリップフロップ型センスアンプ | |
| JPH061306B2 (ja) | 液晶表示装置 | |
| JPH10162587A (ja) | 強誘電体メモリ | |
| US4184208A (en) | Pseudo-static semiconductor memory cell | |
| US4389714A (en) | Memory device | |
| JPH05291534A (ja) | 電荷蓄積素子を有する半導体装置 | |
| JPS608555B2 (ja) | 半導体一時記憶装置 | |
| JP5495974B2 (ja) | 液晶表示装置、液晶表示装置の駆動方法、及び、電子機器 |