JPH061464B2

JPH061464B2 - マルチ・マイクロプロセツサ・モジユ−ル

Info

Publication number: JPH061464B2
Application number: JP59257533A
Authority: JP
Inventors: 雅嗣亀谷
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-12-07
Filing date: 1984-12-07
Publication date: 1994-01-05
Anticipated expiration: 2009-01-05
Also published as: JPS61136157A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は種々の並列処理用ハードウエア機構を有し、高
度なMIMD(Multi-Instruction stream Multi Data strea
m)型の並列処理とプロセツサの遊び時間を利用した適応
型の並列処理とによつて、知能ロボツト等の高度知能処
理や運動制御適応制御に伴うリアルタイム処理に適した
マルチ・マイクロプロセツサに関するものである。

〔発明の背景〕

従来のマルチ・マイクロプロセツサ・システムは、ハー
ドウエア構成自体が専用的で、汎用的な用途に向かなか
つたり、平等プロセツサ方式を採り汎用性を目指したシ
ステムでもハードウエア構成が十分検討されておらず、
データの通信やプロセツサ間の同期をとるためのフラグ
やステータス授受に多大のソフトウエアオーバヘツドを
伴い、タスクを十分細分化できず効率の良い並列処理を
実現できていない例が多い。

文献「システムと制御第２８巻第４号別冊ＰＰ７３〜７
６(1984)」に発表された「ブロードキヤストメモリ結合
型計算機」と題する論文を例にとつて説明する。この例
においては、プロセツサ間の通信手段として、プロセツ
サごとにブロードキヤストメモリと呼ばれる共有メモリ
を設け、読み出し処理のみ各プロセツサで独立して行
え、書き込み処理については、あるプロセツサが自分の
ブロードキヤストメモリにデータの書き込みを行うと自
動的にすべてのプロセツサのブロードキヤストメモリの
同一のアドレスにデータが転送される方式を採用して、
プロセツサ間のアクセス競合を減少させる工夫をしてい
る。この例においては、数値計算等のスタテイツクなプ
ログラムを並列処理するものとし、共有メモリへの読み
出し処理の回数の方が書き込み処理の回数より十分多い
ことを前提としているためこの様な設計が成り立つ訳で
あるが、データ領域として使用する共有メモリの場合、
読み出し処理が特に多くなるのは、共有メモリ上にステ
ータスを置きチエツクループで監視する様な場合であ
り、純粋な共有データの送受のみを考えた場合、共有メ
モリ上への書き込み処理回数の共有メモリへの全読み出
し、書き込み処理回数に占める割合は、通常の技術計算
や数値計算においても２０％前後には達すると考えられ
る。また制御用途のシステムを考えた場合、センサ等か
らのたれ流しデータの書き込み処理や、大量のデータ移
動などダイナミツクな要素が多いため、書き込み処理の
割合はさらに増加すると考えられ、書き込み処理、読み
出し処理が共に高速に行えなければならない。この例に
おける共有メモリへの書き込み処理は、汎用の１つのシ
ステムバスを使用するため、ステツチ切換やアクセス競
合によるハードウエアオーバーヘツドが非常に大きいと
考えられ、制御用途に使用する際の上述した種々の問題
が考慮されていないし、また、同一内容のメモリをプロ
セツサ数台分持つことは、経済的な観点からみれば無駄
が多く、すぐれているとは言えないと考えられる。さら
に、従来のシステムにおいてもこの例においても、プロ
セツサ間同期手段等の特別な並列処理用ハードウエア機
構を有しておらず、並列処理を行う際の必要な付加的処
理は共有メモリ等の汎用通信手段を利用してすべてソフ
トウエアにより行うが一般的であり、並列処理タスク間
の接続に多大のソフトウエアオーバーヘツドを要するた
め、分割タスクを大きくしなければならず、この例の第
１表に示される様に、並列処理性の最も高い対象の１つ
であり、プロセツサ台数分の並列処理効率が得られると
考えられる行列の積の計算においてすらも、通信オーバ
ーヘツドやプロセツサ間の同期オーバーヘツド及び分割
タスクの少なさ等から、並列処理効率が使用プロセツサ
数の増加に対して直線的に向上していない。また、この
例を含む従来のマルチ・マイクロプロセツサ・システム
は、最初から並列処理性の高い処理対象に限定したり、
処理の特種性に注目してそれに合致する様にハードウエ
ア及びソフトウエアを構成する専用用途向けのシステム
が大半であり、ダイナミツクな要素を含む並列処理プロ
セツサ間での条件ジヤンプや、処理対象の並列処理性に
伴うプロセツサの遊び時間等のプロセツサの余剰能力の
利用に関しては全く考慮されていなかった。しかし、種
々のリアルタイム処理を行うことを前提とした汎用シス
テムにおいては、並列処理性の高い処理も低い処理も混
在しており、高度な処理対象においてはプロセツサ間で
の条件ジヤンプ処理や、プロセツサの遊び時間の管理と
その有効利用に関する問題が、システムの汎用性と高い
コストパーフオーマンスを維持する上で重要になると考
えられる。

〔発明の目的〕

本発明の目的は、高い並列処理効率と汎用性を備えるマ
ルチ・マイクロプロセツサ・モジユールを提供すること
にある。

〔発明の概要〕

本発明は高い並列処理効率の実現のため、並列処理に是
非必要と思われるプロセツサ間の並列処理用ステータス
通信ハードウエア手段と、データ通信専用に設けた複数
の高速共用メモリ通信手段とを、それぞれ独立させて設
けることにより、高い通信スループツトと、プロセツサ
からのソフトウエアによるオペレーシヨンオーバーヘツ
ドの極小化とを実現し、並列処理におけるプロセツサ間
の命令伝達、プロセツサ間の同期等のタスク接続時間に
影響を及ぼす操作のソフトウエアオーバーヘツドと、デ
ータ通信におけるプロセツサ間の競合によるハードウエ
アオーバーヘツドの最小化を図ることによつて、タスク
の細分化と多数のプロセツサへの分配を可能とし、それ
によつて高い並列処理効率を得ることができる。また、
プロセツサを任意のグループに分け、そのグループ内の
プロセツサ間で同期をとるグループ内プロセツサ間同期
手段を独立に複数設け、多重同期によつて、データフロ
ー風にスケジユールされた並列処理を、プロセツサをグ
ループ化して統一的に制御することによりMIMD(Multi-I
nstruction stream Multi-Data stream)型並列処理を機
械的にかつ効率良く実行できるばかりか、同期手段によ
り同期単位を明確化し、プロセツサの並列動作を多重、
階層的に管理及び制御することが可能となるため、各同
期単位間での条件ジヤンプ処理等の汎用的な機能を実現
できる。さらに、同期手段の同期完了割込み機能により
プロセツサ間の同期チエツクをハードウエアで監視する
ことによつて、スケジユールされた並列処理の実行中に
生ずるプロセツサの遊び時間を、並列処理のスケジユー
ルを乱すことなくバツクグラウンドオペレーシヨンに割
り当てることができ、これによつてプロセツサの遊び時
間の有効利用が可能となる。

以上により、目的の密結合型マルチ・マイクロプロセツ
サ・モジユールのハードウエア・アーキテクチユアを提
供した。なお本発明をモジユールと称したのは、本発明
のマルチ・マイクロプロセツサを多数結合し、さらに大
規模なマルチ・マイクロプロセツサ・システムを構築す
ることが最終目標であり、本発明のマルチ・マイクロプ
ロセツサは、その基礎となるプロセツサ・モジユールと
みなせるからである。

〔発明の実施例〕

以下本発明の実施例を図面を参照しながら詳細に説明す
る。

第１図は、本発明のマルチ・マイクロプロセツサ・モジ
ユールのハードウエア構成の実施例を示すブロツク図で
ある。ベースとなるマイクロプロセツサ１〜１３を３本
の独立した共有メモリバス７３，７４，７５及びおもに
共通のインタフエイス９５を接続するためのシステムバ
ス１０９とで接続している。また、並列処理のため予め
必要となると思われるフラグ，ステータス及び、任意プ
ロセツサ間で命令の送受を行うためのプロセツサ間命令
伝達手段，プロセツサ間で同期をとるためのグループ内
プロセツサ間同期手段，同期割込み機能等の遊びプロセ
ツサ管理機能及び機構等の特別に考案した並列処理用ハ
ードウエアを各プロセツサのコミユニケーシヨンコント
ローラ２１〜３３に格納のして共通バス７６、専用と共
通の混合バス７７とにより他の共通バスとは独立させ
て、各コミユニケーシヨンコントローラを接続してい
る。これにより、並列処理のために必要となるフオーマ
ツト化可能な機能及びステータス，フラグ類を、共有メ
モリ上でソフトウエアにより実現するのではなく、専用
ハードウエアによりごく簡単な操作で効率良く実現でき
るため、ソフトウエアに伴うオーバーヘツドタイムを極
小化できるばかりか、共有メモリ上で実行した場合共有
メモリを長期間専有するステータスチエツククループを
大半コミユニケーシヨンコントローラ２１〜３３の専用
手段上でアクセス競合によるオーバーヘツド無しで実行
できるため、共有メモリの負担を大幅に軽減し、全体の
スループツトを大幅に上昇させている。プロセツサ間命
令伝達手段及びグループ内プロセツサ間同期手段につい
ては後で詳述する。共有メモリ１４，１５，１６は、そ
れぞれ共有メモリバス７３，７４，７５の上にあり、プ
ロセツサ１〜１３を共有メモリに接続するためのアービ
テーシヨンコントロールを行う判別回路１７，１８，１
９によつて各共通バス７３，８４，７５を制御するよう
になつている。３４〜４６は、共有メモリ１４の接続さ
れた共通バス７３にプロセツサのローカルバス１１０〜
１１２をデコードして要求信号を作り出すデコーダ回路
であり、専用バス１２３につて共有メモリアクセス要求
信号、許可信号のやりとりを行う。共有メモリ１５，１
６における４７〜５９と１２４及び６０〜７２と１２５
の関係と機能も上記と同様である。システムバス１０９
は、共有メモリバス程高速でない汎用バスであり、バス
アービタ９４によつて制御される。９６〜１０８は、共
有メモリの場合と同様に、バススイツチ及びデコーダ回
路からなり、専用バス１２６を通してバス要求及びバス
使用許可信号の送受を行う。７８〜９０はプロセツサ１
〜１３にそれぞれ設けられたローカルメモリ及びローカ
ルインタフエイスである。本システムにおいては、通常
のプロセツサ及びプロセツサ個々に分担可能なインタフ
エイスはできるかぎり７８〜９０内に置く。ローカルイ
ンタフエイスには、演算用プロセツサ等の補助プロセツ
サ手段も含まれ、これに対する主プロセツサはそれら補
助プロセツサとの間でローカルな並列処理を実行する。
２０は、後述するプロセツサ間同期手段の共有メモリ１
４上に設けた命令指示マトリックステーブルの解析を行
う回路であり、解析結果を共有バス７７にのせて２１〜
３３に伝達している。本実施例においては、プロセツサ
１〜１３は基本的に平等であるが、便宜上１〜１０を並
列処理用、１１〜１３をシステムマネージメント用とし
て、１１〜１３にはそれぞれ外部のモジユールと通信を
行うためのデユアルポートＲＡＭをベースとした外部通
信手段９１〜９３を設けている。本発明の実施例は、上
述したように、バス手段において、機能別に、データ通
信を高速で行う共通メモリバス７３〜７５、並列処理関
する通信を専用に行うコミユニケーシヨンコントローラ
２１〜３３を結ぶ共通及び専用バス７６，７７さらに、
汎用の共通インタフエイス９５を接続するシステムバス
１０９とに機能分散を図ることにより、競合による損失
や無駄の少ない高いスループツトを実現することを特徴
としている。

ここで特に重要な共有メモリバス、判別回路及び共有メ
モリからなる共通メモリ通信手段についてさらに詳述す
ることにする。第１図に示すように、本実施例において
は３つの独立した共有メモリ１４，１５，１６を有して
おり、１４を種々のプログラムで使用する共有ステータ
ス領域として、共有メモリ１５，１６は共有データ通信
領域として定義している。共有メモリ１５，１６は合成
アドレス空間と称し、プロセツサ１〜１３に対する共有
メモリバス７４，７５における優先順位をそれぞれ変え
て設定し奇数ワードアドレスを１５に偶数ワードアドレ
スを１６に割り付けアドレス空間を合成している。本実
施例においては、１５がプロセツサ１，２…１３の順、
１６が１３，１２…１の順に優先順位を設定して全体と
してほぼ平等になるように考慮しているが、優先順位の
付け方は他にも可能である。また独立した共有メモリ数
及び機能の割り振りはベースプロセツサの性能や機能に
より最適なものを選ぶようにする必要がある。共有メモ
リの高速制御手法を第２図により説明する。プロセツサ
のメモリサイクルはＴ₁，Ｔ₂，Ｔ₃，Ｔ₄の４つのクロツ
クから成るとし、第２図および第３図中に示している。
ｔはシステム全体を制御するクロツク周期である。プロ
セツサ１〜１３及び共有メモリの判別回路１７，１８，
１９はすべて同一のクロツクで動作し、そのクロツクピ
リオドを第２図および第３図中ので代表される縦線で
示している。第２図により基本的なアクセスタイミング
を説明する。ｇ₁，ｇ₂はプロセツサＰｍ，Ｐｎそれぞれ
のメモリサイクルｇをａｃは共有メモリアクセス要求を
さらにｉには共有メモリアクセス許可を示しており、プ
ロセツサＰｍ，Ｐｎは読み出しサイクルにおいてそれぞ
れａ及びｂのタイミングでデータをプロセツサ内に取り
込むものとする。この点から前の２クロツクを共有メモ
リのサイクルとして定義し、共有メモリサイクルごとに
共有メモリバスの獲得、放棄を行って共有メモリのアク
セス許可信号ｉ_nは常にこの期間にアクテイブになる様
な制御方式を採つている。まず、共有メモリをアクセス
する際の共有メモリのアクセス要求信号ｈ_nはＴ₁の中程
でアクテイブにされ、アクセス競合が起こらない場合
は、次のクロツクピリオドのｃ及びｅのタイミングで判
別回路１７〜１９が共有メモリバスの制御を開始し、こ
の時点でプロセツサＰｍの場合もＰｎの場合も他のプロ
セツサのアクセス要求が無いので判別回路は直ちにプロ
セツサＰｍ，Ｐｎの共有メモリのアクセス許可信号ｉ₁
及びｉ₂をアクテイブにする。次のクロツクピリオドの
ｍとｎでｉ₁，ｉ₂がアクテイブになつている状態を受け
てＴ₃に入つたところでｉ₁，ｉ₂を非アクテイブにし、
さらに次のクロツクピリオドのｄ及びｆでそれぞれ共有
メモリのアクセス要求信号ｈ₁，ｈ₂が非アクテイブにな
つている状態を受けて共有メモリのアクセス許可信号ｉ
₁及びｉ₂を非アクテイブにする。第２図におけるプロセ
ツサＰｍとＰｎはメモリサイクルが重つているにもかかわらず、共
有メモリのアクセス要求信号ｈ₁とｈ₂が重つていないた
め、プロセツサの動作には一切影響与えず制御されてお
り、非常に効率が良くなつているのがわかる。第３図
は、プロセツサＰｍ及びＰｎの共有メモリ・アクセス要
求信号ｈ₃とｈ₄が重つており、アクセス競合が生じてい
る状態を示している。プロセツサＰｍは第２図と同様で
あるが、プロセツサＰｎは共有メモリのアクセス要求信
号ｈ₄をＴ₁の中程でアクテイブにし、次のクロツクピリ
オドで判定回路１７〜１９が共有メモリバスの制御を開
始すると、プロセツサＰｍの共有メモリのアクセス要求
信号ｈ₃及び許可信号ｉ₃が共にアクテイブになつてお
り、すでに共有メモリをアクセスしているので、プロセ
ツサＰｎの共有メモリのアクセス許可信号ｉ₄はアクテ
イブにせず、そのかわりにｊのタイミングでＴｗを挿入
する信号をつくり出し、プロセツサのメモリサイクルを
１クロツクだけのばし、それを受けてプロセツサＰｎの
共有メモリのアクセス要求信号ｈ₄のアクテイブな状態
も１クロツクのばす操作を行う。これ以後クロツクピリ
オドごとに同様の操作を繰り返していく。さて、ｐのタ
イミングでプロセツサＰｍの共有メモリのアクセス要求
信号ｈ₃が非アクテイブになついているので、それとプ
ロセツサＰｎの共有メモリのアクセス要求信号ｈ₄のア
クテイブな状態をｑで知り、判別回路１７〜１９は直ち
にプロセツサＰｍの共有メモリのアクセス許可信号ｉ₃
を非アクテイブにし、プロセツサＰｎの共有メモリのア
クセス許可信号ｉ₄をアクテイブにする。以後の動作は
第２図と同様であるが、共有メモリのサイクルはＴ₃と
Ｔｗの部分にずれ、プロセツサのデータ読み込みタイミ
ングは常にＴ₄の前のクロツクピリオドｋに位置する。
以上によつて必要最小限の待ち時間及び１クロツク内の
十分短かい時間で共有メモリバスの放棄、獲得処理を行
いプロセツサを共有メモリに接続していく無駄のない制
御タイミングにより、常に２クロツクだけ共有メモリを
占有し、共有メモリのアクセス要求を出しているプロセ
ツサを次々に連続アクセスさせる効率の良いバス制御を
行つている。また第３図の様に、すでにプロセツサＰｍ
のｉ₃がアクテイブになつている場合は、無条件に、先
にアクセスを許可されたプロセツサＰｍを優先するが、
いずれも共有メモリのアクセスを許可されておらず、共
有メモリのアクセス要求が重つている場合は、判別回路
１８〜１９がバス制御を行う際予め定められた優先順位
に基づいて、優先順位の高い方を優先する。なお、共有
メモリのサイクルを構成するクロツク数は、共有メモリ
のアクセス速度、バススイツチ時間、バツフア遅延時
間、セツトアツプ時間等を考慮して最適に決定する。

次に第４図及び第５図を参照しながらプロセツサ時命令
伝達機構について詳細に説明する。プロセツサ間命令伝
達機構は、共有メモリ上に任意プロセツサから任意プロ
セツサへの命令伝達を可能とする命令指示マトリツクス
・テーブルを設け、命令を指示するプロセツサがそこへ
命令指示データを書き込むと自動的に命令を指示された
プロセツサへ割込みがかかり、命令を指示されたプロセ
ツサは命令指示テーブル上の命令指示データを直接受け
とりそれに従つて命令処理ルーチンの起動を行うことに
特徴がある。本実施例においては、各プロセツサ１〜１
３の割込みベクトルテーブルの一部を共有メモリ１４上
に共有し命令指示マトリツクス・テーブルを構成してい
る。命令を指示するプロセツサは命令を実行させたいプ
ロセツサに対して命令指示マトリツクス・テーブルの所
定の場所に実行させたい命令処理ルーチンの先頭番地を
直接書き込み、命令を実行させたいプロセツサの割込み
応答動作中の割込みベクトル・テーブルからジヤンプ先
フエツチ動作を利用し、指示した命令処理ルーチンの先
頭番地を直接フエツチさせ、命令処理ルーチンへジヤン
プさせる手法を採つている。第４図は、共有メモリ１４
上の命令指示マトリツクス・テーブルの本実施例におけ
る構成を示している。ＣＯＰｎは、プロセツサＰｎから
命令指示領域であり、ＣＯＰｎの中がさらにプロセツサ
Ｐ₀〜Ｐ₁₅への命令指示領域であるＶｎ₀〜Ｐｎ₁₅にわか
れている。例えば、ＶnmにプロセツサＰｎが命令を書き
込むとプロセツサＰｍに命令が伝達される。第５図はプ
ロセツサ間命令伝達手段のハードウエア・ブロツク図を
示している。動作シーケンスを詳述すれば、あるプロセ
ツサが命令指示を行うと、共有メモリ１４上の命令指示
マトリツクステーブル１４８をデコーダ回路１２７によ
つて解析し、命令を指示したプロセツサ番号ｎと命令を
指示されたプロセツサ番号ｍに変換してそれぞれ共通バ
ス１２８と１２９上に乗せる。共通バス１２８及び１２
９は、各プロセツサごとに設置されたコミユニケーシヨ
ンコントローラ２１〜３３中の命令指示回路１４９〜１
６１内にとり込まれデコーダ回路１３０が共通バス１２
９を解析して自分自身に命令が指示されたかどうかを知
り、もし自分自身に命令が指示されていたならデコーダ
回路１３１の解析結果を信号線１６２によつて有効にす
る。デコーダ回路１３１は、どのプロセツサが自分に命
令を指示したかを解析しており、デコーダ回路１３０か
ら有効信号を信号線１６２によつて受けたならば、解析
結果として命令を指示したプロセツサに対応する２進カ
ウンタ１３２〜１４４のうちいずれかをカウントさせ、
割込み制御回路１４５に割込み制御要求を伝達すると同
時に専用１４７に結果を乗せ、命令を指示したプロセツ
サにステータスとして知らせる。割込み制御回路１４５
はプロセツサに割込みをかけ、割込みが受け付けられた
なら命令を指示したプロセツサの属性に相当する割込み
ベクトルをプロセツサに対し発生し、それを受け取つた
プロセツサは、命令指示マトリツクス・テーブル中の命
令が書き込まれたアドレスを参照し、指示された命令ル
ーチンの先頭に直接ジヤンプする。ここで、命令を指示
されたプロセツサが命令指示マトリツクス・テーブルの
命令が指示されたアドレスを参照した際、上記と同様の
シーケンスで、２進カウンタ１３２〜１４４のうち同じ
２進カウンタをカウントさせ初期状態に戻す操作が自動
的に行われる。これにより割込み制御回路への割込み制
御要求信号がクリアされ、専用バス１４７へのステータ
ス信号も同時にクリアされる。命令を指示したプロセツ
サは、自分に関係する命令発動のステータスを例えばプ
ロセツサＰＯのステータス信号線１４６のごとくとり込
み監視することによつて、命令の発動及び起動状態を管
理でき、次の命令を発動できるか否かの判断が可能とな
る。以上の様にして、ごく簡単な操作により任意プロセ
ツサ間で高速な命令伝達が可能となるばかりか、命令の
起動状況の管理も可能となる。

最後に、グループ内プロセツサ間同期手段とそれを使用
したプロセツサ制御例について第６図，第７図及び第８
図を参照しならが詳細に説明する。グループ内プロセツ
サ間同期手段は、関連のあるタスクを処理するプロセツ
サ同志が任意にグループを構成し、グループ内のプロセ
ツサ間で同期をとりながら機械的に並列処理を進める手
段である。第６図は、グループ内プロセツサ間同期手段
１７７〜１８９のハードウエアブロツク図を示してい
る。この図をもとにその動作シーケンスについて説明す
る。まず、プロセツサは、タスク処理を終了したところ
で、そのタスク処理をどの様なプロセツサのグループで
実行したかをグループレジスタ１６３に対して行う。こ
れをグループ宣言ＧＣと称し、本実施例においては、１
６bitのワード情報として表わし、そのbit番号０から１
２をプロセツサ１から１３に対応させ、ビツトが１のと
きにグループに属し、０のときグループに属さないと定
義している。プロセツサが自分自身もグループに含めた
グループ宣言をグループ・レジスタ１６３に対して行う
とまず、信号線１６９により同期完了ステータス１７５
を出力するラツチ回路１６６をクリアし、次に、グルー
プ情報がグループレジスタ１６３にラツチされ、タスク
処理が完了したとみなされて信号線１６８によつてラツ
チ回路１６５をセツトし、セツトされた信号がタスク処
理完了ステータスとして信号線１７０により共通バス７
６に出力される。グループ宣言が行われると、比較回路
１６４が共通バス７６上の各プロセツサのグループ内プ
ロセツサ間同期機構１７７〜１８９より出力されたタス
ク処理完了ステータスを監視し、グループレジスタ１６
３にラツチされたbit情報と比較し、グループ内に属す
るプロセツサのタスク処理がすべて完了したかどうかを
調べている。グループ内のプロセツサのタスク処理がす
べて完了したことを知るとプロセツサ間の同期がとれた
として、比較回路１６４中の比較解析回路１７３は、信
号線１７１によつてラツチ回路１６６をセツトし、信号
線１７４によつてラツチ回路１６５をリセツトする。こ
れにより、タスク完了ステータスをクリアし、ラツチ回
路１６６はラツチした同期完了ステータス１７５をプロ
セツサに対し出力する。プロセツサは、この信号をステ
ータス・チエツク・ループで監視することによつて同期
がとれたことを知る。また、同期完了割込みが許可され
ていれば、比較解析回路１７３は信号線１７２により同
期完了割込み発生回路１６７をアクテイブにし、同期完
了ステータス１７５と共に、プロセツサに対して同期完
了割込み１７６を発生してグループ内のプロセツサ間の
同期がとれたことを知らせる。同期完了割込み機能を利
用すれば、ソフトウエアによるステータス・チエツクを
行う必要がなくなるので、同期がとれるまでプロセツサ
の遊び時間がある場合、バツクグラウンドオペレーシヨ
ンを実行するなど遊び時間の有効利用が可能となる。ま
た、プロセツサ間の同期が完了したら直ちに、同期完了
割込みによりメインの並列処理に引き戻され、次のプロ
セツサの遊び時間にバツクグラウンドオペレーシヨンを
実行すると処理の中断点から処理を再開する手法を採る
ので、スケジユールされた並列処理の流れを乱すことが
なく、大きな一連の連続したバツクグラウンドジヨブを
メインの並列処理を意識することなく実行できるのも大
きな特徴である。本実施例では他にも、例えば各主プロ
セツサにローカルに設置された補助プロセツサ等の補助
機構に主プロセツサが処理を依頼した際生ずる処理終了
までの主プロセツサの遊び時間を、同期完了割込みと同
様の考えに基づく処理終了割込み機能を設けることによ
り管理し、有効利用できる様考慮している。なお、本実
施例においては、同期完了割込みの許可、不許可は、グ
ループ宣言の際のbit番号１５により行い、それに基づ
いてラツチ信号１６９によつて同期完了割込み発生回路
167の動作を有効にしたり無効にしたりする手法を採つ
ている。第７図および第８図は、グループ内プロセツサ
間の同期手段を使用して、プロセツサの処理の流れを制
御した例を示している。第７図は、まずプロセツサＰ
０，Ｐ１，Ｐ２とＰ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７とＰ
８，Ｐ９とがそれぞれグループを構成し、CELL１を上か
ら下へかけて実行している。各グループ内のプロセツサ
は、グループ内プロセツサ間同期手段によりＡで代表さ
れる横線の部分で同期がとられ、それぞれ関連したタス
ク処理を行つている。グループ間は非同期であるが、Ｂ
の点において、グループ間で情報を交換する必要が発生
し、さらに別のグループ内プロセツサ間同期手段によ
り、プロセツサＰ０からＰ９までのプロセツサをすべて
グループとみなしグループ間の同期をとつた後グループ
を編成し直してCELL２へ処理を進めている。ここで、同
期の最小単位をレベルと称し、レベル内の処理内容をタ
スクと呼んでいる。この様に、本実施例では複数のグル
ープ内プロセツサ間同期手段を設け、多重同期処理を可
能にしており、プロセツサをグループに分けて統一的に
制御することによつてスケジユールされたMIMD型並列処
理を機械的に実行できる。第８図の２は、Ｃで代表され
るプロセツサのタスク処理の状態とＤで代表されるプロ
セツサの遊び時間の状態及び、Ｅ，Ｆ，Ｇで示した同期
単位間での条件ジヤンプ処理の様子を表わしている。図
に示したプロセツサの遊び時間に対して、同期完了割込
みを利用することによりバツクグラウンドオペレーシヨ
ン等の処理に利用する。条件ジヤンプについては、Ｅ，
Ｆ，Ｈがレベル間のジヤンプ、ＧがCELL間のジヤンプで
ある。この様に、ジヤンプ処理は各同期単位間で行われ
る。具体的には、グループ内のプロセツサがある同期点
で同期をとつた後、条件を判定して目的の同期へ分岐、
ループ等の処理を行うべくジヤンプする。また、判定す
べき条件が無い場合は、同期をとつた後、目的の同期点
へ無条件ジヤンプを行えば良い。すなわち、同期をと
り、レベルあるいはCBLLといつた各同期処理単位の実行
を進めていくことが、ノイマン型の単一プロセツサにお
けるプログラムカウンタの更新にあたると考えられる。
本機能により、汎用プロセツサには欠くべからざるダイ
ナミツクな要素を含む条件ジヤンプ処理を、多くの付加
的なソフトウエアの補助を必要とせず、比較的簡単に並
列処理スケジユール上で実現している。以上の様に、グ
ループ内プロセツサ間同期手段の利用は、同期処理にお
けるソフトウエアオーバーヘツドを極小化し、タスクの
細分化と多数のプロセツサへの分配を可能にして並列処
理効率を高め、さらに、プロセツサをグループに分け各
同期単位間で多重、階層的かつ統一的に管理及び制御で
きるためプロセツサの遊び時間の管理とその有効利用及
び同期単位間での条件ジヤンプ処理が可能となり、高度
で汎用性のあるMIMD型並列処理を容易にかつ効率良く実
現できる。

なお、ここで述べてきたハードウエア構成及び並列処理
のための種々の手段を、一部分だけ利用して小規模なマ
ルチ・プロセツサを構成することも可能であり、さらに
第１図の９１，９２，９３に示す外部モジユールとの通
信手段により、他のマルチ・マイクロプロセツサ・モジ
ユールと結合し、さらに大規模なマルチ・プロセツサ・
システムに拡張することも可能である。

上述した本発明の実施例によれば、並列処理効率に大き
く影響すると考えられ、従来のマルチ・プロセツサ・シ
ステムで問題となつていたプロセツサ間の競合による通
信オーバーヘツドを、独立した複数の高速共有メモリ通
信手段を設けることにより十分小さくできるとともに、
プロセツサ間の同期手段をハードウエアで設けることに
より、同期処理に要するソフトウエア・オペレーシヨン
・オーバーヘツドを極小化できるなど、並列処理によつ
て新たに生じたハードウエア及びソフトウエア・オーバ
ーヘツドを最小化する手法によつて、並列処理タスク間
の接続時間を減少させタスクの細分化を可能にし、多数
のプロセツサに分配することによつて、安価な汎用マイ
クロプロセツサをベースにしたマルチ・マイクロプロセ
ツサにおいても高い並列処理効率を得ることが可能とな
る。また、本発明のグループ内プロセツサ間同期手段を
複数使用することによる多重同期処理によつて、プロセ
ツサをグループにまとめ統一的に制御することができ、
データフロー風にスケジユールされたMIMD(Multi-Instr
ction stream Multi-Data stream)型の並列処理を機械
的にかつ効率良く実行できるばかりか、プロセツサの同
期単位間で、従来困難であつたダイナミツクな要素を含
む条件ジヤンプ処理も容易に行えるため、プログラムに
対する汎用性を高めることができる。さらに、同期完了
割込みを利用することによつて、プロセツサ間で同期が
とれるまでのプロセツサの遊び時間にバツクグラウンド
オペレーシヨンを実行でき、それによつてシステムの余
剰処理能力の有効利用が可能となる。以上により、リア
ルタイム処理を中心とした高度制御用途に有効でかつ安
価なマルチ・マイクロプロセツサ・モジユールを提供で
きる。

〔発明の効果〕

本発明によれば、高い並列処理効率と汎用性を備えるマ
ルチ・マイクロプロセツサ・モジユールを提供すること
ができる。

【図面の簡単な説明】

第１図は本発明のマルチ・マイクロプロセツサ・モジユ
ールのハードウエア構成を示す図、第２図および第３図
は本発明を構成する共有メモリのアクセスタイミング
図、第４図は本発明を構成する命令指示マトリツクス・
テーブルの構成図、第５図本発明を構成するプロセツサ
間命令伝達手段のハードウエアブロツク図、第６図は本
発明を構成するグループ内プロセツサ間同期手段のハー
ドウエアブロツク図、第７図および第８図は、本発明を
構成するグループ内プロセツサ間同期手段を複数利用し
たプロセツサ制御例を示す図である。１〜１３…プロセツサ、２１〜３３……コミニユケーシ
ヨンコントローラ、７３，７４，７５…共有メモリバ
ス、１４，１５，１６…共有メモリ、１７，１８，１９
…共有メモリバス制御用判別回路、２０…命令指示マト
リツクステーブル解析回路、７６，７７…コミニユケー
シヨンコントローラ間共通バス及び専用バス、１４９〜
１６１…命令指示回路、１７７〜１８９…グループ内プ
ロセツサ間同期手段。

Claims

【特許請求の範囲】

【請求項１】複数の汎用マイクロプロセッサを平等に結
合し並列処理を行うマルチ・プロセッサ・モジュールに
おいて、その並列処理用ハードウエア手段は、任意のプロセッサ
から共有メモリバス（７３〜７５）を介してアクセス可
能な高速共有メモリ通信手段（１４〜１６）と、任意のプロセッサ間で命令の授受を行い、かつ命令処理
の起動状態を監視する機能を有する命令伝達手段（２
０，１４９〜１６１）と、関連のあるタスクを処理するプロセッサ同志で任意にグ
ループを構成し、このグループ内のプロセッサ間で同期
を取り、スケジュールせれた並列処理を機械的に実行す
るためのグループ内プロセッサ間同期手段（１７７〜１
８９）と、前記プロセッサ間同期手段（１７７〜１８９）に連結さ
れる専用バス手段（７６）と、前記命令伝達手段（２０，１４９〜１６１）に連結され
る共通バス手段（７７）とを備えたことを特徴とするマルチ・マイクロプロセッサ
・モジュール。
【請求項２】特許請求の範囲第１項記載のマルチ・マイ
クロプロセッサ・モジュールにおいて、並列処理に必要な種々の通信手段である命令伝達手段
（２０，１４９〜１６１）及び、グループ内プロセッサ
間同期手段（１７７〜１８９）を統轄するコミニュケー
ションコントローラ（２１〜３３）を各プロセッサ単位
で設け、バス手段は、各プロセッサ間を、複数の独立した高速共
有メモリバス（７３〜７５）で接続すると共に、共有メ
モリバス（７３〜７５）や他のシステムバス（１０９）
とは独立にコミニュケーションコントローラ（２１〜３
３）をバス（７６，７７）で接続することにより、機能
分散型の複数バス構成を有することを特徴とするマルチ
・マイクロプロセッサ・モジュール。
【請求項３】特許請求の範囲第１項記載のマルチ・マイ
クロプロセッサ・モジュールにおいて、共有メモリ通信手段は、共有メモリ（１４〜１６）と各
プロセッサ（１〜１３）とを連結する共有メモリバス
（７３〜７５）と、前記各プロセッサ（１〜１３）を共
有メモリ（１４〜１６）に接続するためのアービトレー
ションコントロールを行う判別回路（１７〜１９）とを
備え、前記判別回路（１７〜１９）は、共有メモリ（１４〜１
６）へのアクセス要求が競合していない場合には、プロ
セッサの共有メモリへのアクセス許可信号をアクティブ
にし、共有メモリ（１４〜１６）へのアクセス要求が競
合している場合には、優先順位の低いプロセッサの予め
定義された共有メモリサイクルをずらして、このサイク
ル中に共有メモリへのアクセス要求を出力している優先
順位の高いプロセッサに対し、共有メモリ（１４〜１
６）へのアクセス許可信号をアクティブにする手段を備
えたことを特徴とするマルチ・マイクロプロセッサ・モ
ジュール。
【請求項４】特許請求の範囲第３項記載のマルチ・マイ
クロプロセッサ・モジュールにおいて、前記判別回路は、アクセス要求の競合により、共有メモ
リサイクルが重なった場合に、その重なったクロック数
分だけ、後からアクセスしたプロセッサ側の共有メモリ
サイクルをずらすことを特徴とするマルチ・マイクロプ
ロセッサ・モジュール。
【請求項５】特許請求の範囲第１項記載のマルチ・マイ
クロプロセッサ・モジュールにおいて、共有メモリ通信手段は、複数の共有メモリ（１４〜１
６）と各プロセッサ（１〜１３）とを連結する複数の共
有メモリバス（７３〜７５）と、前記各プロセッサ（１
〜１３）を前記共有メモリ（１４〜１６）に接続するた
めのアービトレーションコントロールを行う複数の判別
回路（１７〜１９）とを備え、前記各判別回路（１７〜１９）は、共有メモリ（１４〜
１６）へのアクセス要求の競合の緩和と、各プロセッサ
の共有メモリへのアクセス条件を全体としてほぼ平等化
するために、プロセッサに対する異なる優先順位を各判
別回路ごとに設定したことを特徴とするマルチ・マイク
ロプロセッサ・モジュール。
【請求項６】特許請求の範囲第１項記載のマルチ・マイ
クロプロセッサ・モジュールにおいて、プロセッサ間の命令伝達手段（２０，１４９〜１６１）
は、共有メモリ（１４）上に任意のプロセッサから任意
のプロセッサへの割込みを可能とする命令指示マトリッ
クステーブル（１４８）を備え、この命令指示マトリックステーブル（１４８）は、プロ
セッサからの命令指示により、その命令指示データを書
き込まれる操作で、自動的に命令を指示されたプロセッ
サに割込みをかけ、そのプロセッサに共有メモリ（１４
〜１６）上に書かれた命令を伝達することを特徴とする
マルチ・マイクロプロセッサ・モジュール。
【請求項７】特許請求の範囲第６項のマルチ・マイクロ
プロセッサ・モジュールにおいて、プロセッサ間の命令伝達手段（２０，１４９〜１６１）
における命令指示マトリックステーブル（１４８）は、
各プロセッサの割込みベクトルテーブルの一部を共有メ
モリ（１４）上に共有し、前記命令指示マトリックステーブル（１４８）は、命令
を指示するプロセッサからの指示命令により、命令を実
行させたいプロセッサに対する命令処理ルーチンの起動
先頭番地を、前記命令指示マトリックステーブル（１４
８）の所定の場所に書き込み、命令伝達手段（２０，１４９〜１６１）は、そのアクセ
スされたアドレスを解析し、命令を指示されたプロセッ
サに割込みをかけ、割込みが受信され次第、命令を指示
したプロセッサの属性を割込みベクトル情報として命令
を指示されたプロセッサに伝達することにより、命令マ
トリックステーブルに書き込まれている命令ルーチンの
起動先頭番地を、命令を指示されたプロセッサが直接読
み出し、プログラムカウンタにロードすることによっ
て、命令ルーチンの先頭に直接ジャンプして命令処理を
開始することを特徴とするマルチ・マイクロプロセッサ
・モジュール。
【請求項８】特許請求の範囲第１項記載のマルチ・マイ
クロプロセッサ・モジュールにおいて、プロセッサ間の命令伝達手段（２０，１４９〜１６１）
は、命令指示マトリックステーブル（１４８）に命令を
指示するプロセッサが命令ルーチンの起動先頭番地を書
き込んだ時点で命令の発動とみなし、命令伝達手段（２
０，１４９〜１６１）がアクセスされた番地を解析した
のち、対応する命令の発動を示すフラグをセットし、命
令を指示されたプロセッサが命令ルーチンの先頭アドレ
スを読み込むため再び命令指示マトリックステーブル
（１４８）の同じアドレスをアクセスした時点を命令の
起動の完了とみなし、命令伝達手段（２０，１４９〜１
６１）が同様にして上記の命令の発動を示すフラグをリ
セットし、そのフラグのセット，リセット状態をステー
タス情報として命令を指示したプロセッサに伝達するこ
とにより、命令の起動状態を知らせることを特徴とする
マルチ・マイクロプロセッサ・モジュール。
【請求項９】特許請求の範囲第１項記載のマルチ・マイ
クロプロセッサ・モジュールにおいて、グループ内プロセッサ間同期手段（１７７〜１８９）
は、プロセッサがあるタスク処理を終了した時点で、そ
のタスク処理をどういうプロセッサのグループで実行し
たかを示すグループの属性をデータとしてそのプロセッ
サを管理する同期手段中のグループレジスタ（１６３）
に書き込むだけの操作で、他のプロセッサを管理する同
期手段からの情報と合わせてグループ内に属するプロセ
ッサのタスク処理が終了したかどうかをチェックし、そ
の結果を同期情報としてプロセッサに知らせることを特
徴とするマルチ・マイクロプロセッサ・モジュール。
【請求項１０】特許請求の範囲第９項記載のマルチ・マ
イクロプロセッサ・モジュールにおいて、グループ内プロセッサ間同期手段（１７７〜１８９）
は、シーケンスとして、あるプロセッサがグループレジ
スタ（１６３）にグループの属性データを書き込む操作
を行うと、ただちにそのプロセッサを管理する同期手段
は以前の同期情報を示すフラグをリセットし、そのプロ
セッサのタスク処理が終了したことを示すフラグをセッ
トして共通バス上にその情報を流した後、共通バスを通
して他のプロセッサの同期手段からのタスク処理終了情
報を入手して、グループレジスタ（１６３）に登録され
たグループに属するプロセッサがすべてタスク処理が終
了したかどうかを比較回路（１６４）により比較し、も
しグループ内のすべてのプロセッサのタスク処理が終了
しているならば、そのグループ内のプロセッサ間で同期
がとれたものとして同期情報を示すフラグをセットして
プロセッサに示し、プロセッサは、そのフラグ情報に応答して、グループ内
の同期が完了するまで、次のタスク処理の開始を停止さ
せる手段を有することを特徴とするマルチ・マイクロプ
ロセッサ・モジュール。
【請求項１１】特許請求の範囲第10項記載のマルチ・マ
イクロプロセッサ・モジュールにおいて、グループ内プロセッサ間同期手段（１７７〜１８９）
は、グループ内で同期情報を示すフラグをセットした時
点で、もし同期手段に対し割込みが許可されていれば、
プロセッサに対して同期がとれたことを示す情報を出力
し、プロセッサは、この同期完了割込み情報によってタスク
処理が終了し同期がとれるまでの遊び時間にバックグラ
ウンドオペレーションを並行して実行し、グループ内プ
ロセッサ間の同期がとれた時点でただちに同期完了割込
みよって自動的かつ強制的にメインの並列処理に引き戻
され、次のプロセッサの遊び時間に再び中断点からバッ
クグラウンドオペレーションを実行して、並列処理中の
プロセッサの遊び時間を一連の連続したバックグラウン
ドオペレーションプログラム処理に割り当てることを可
能とする遊びプロセッサ管理手段を有することを特徴と
するマルチ・マイクロプロセッサ・モジュール。
【請求項１２】特許請求の範囲第10項または第11項記載
のマルチ・マイクロプロセッサ・モジュールにおいて、グループ内プロセッサ間同期手段（１７７〜１８９）
は、グループ内プロセッサ間同期手段を独立に複数有
し、グループ間の同期をさらに別の同等の機能を持つ同
期手段により管理することを特徴とするマルチ・マイク
ロプロセッサ・モジュール。
【請求項１３】特許請求の範囲第１項記載のマルチ・マ
イクロプロセッサ・モジュールにおいて、共有メモリ通信手段は、複数の共有メモリ（１４〜１
６）を備え、これらの共有メモリ（１４〜１６）はプロセッサから指
示された偶数アドレス値に対応してアクセス可能となる
ものと、奇数アドレス値に対応してアクセス可能となる
ものとを有し、これらの共有メモリ（１４〜１６）は独立した複数の共
有メモリバス（７３〜７５）に接続されることを特徴と
するマルチ・マイクロプロセッサ・モジュール。