JPH061781B2 - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH061781B2 JPH061781B2 JP60086257A JP8625785A JPH061781B2 JP H061781 B2 JPH061781 B2 JP H061781B2 JP 60086257 A JP60086257 A JP 60086257A JP 8625785 A JP8625785 A JP 8625785A JP H061781 B2 JPH061781 B2 JP H061781B2
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、バイポーラ・トランジスタなどの半導体装置
に係り、特に、ＩＣ化に適した高速のバイポーラ・トラ
ンジスタに関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device such as a bipolar transistor, and more particularly to a high speed bipolar transistor suitable for being integrated into an IC.
ＩＣ用バイポーラ・トランジスタの高速化にはＩＣ構造
に由来する寄生素子、即ち、寄生抵抗及び寄生容量が大
きな影響を与え、高速化にはこの両者をできるだけ小さ
くする必要がある。A parasitic element derived from the IC structure, that is, a parasitic resistance and a parasitic capacitance has a great influence on the speedup of the IC bipolar transistor, and it is necessary to make both of them as small as possible for speeding up.
ところで、これらのうち、寄生抵抗としてはベース領域
のもつベース直列抵抗、コレクタ領域のもつコレクタ抵
抗が、そして寄生容量としてはアイソレーション接合容
量、コレクタ接合容量があり、これらを充分に小さくし
なければならない。By the way, of these, the parasitic resistance includes the base series resistance of the base region and the collector resistance of the collector region, and the parasitic capacitance includes the isolation junction capacitance and the collector junction capacitance, which must be sufficiently reduced. I won't.
従来、これらを小さくするためには平面的なパターン形
状によるものと、縦方向の構造によるものとが知られて
おり、このうち縦方向の構造によるものとしては第２図
に示すように、高濃度コレクタとして働くn+の埋込層２
を半導体基体１に設け、これにより、この埋込層２をベ
ース層４に近ずけ、この間に存在するｎ型の低濃度コレ
クタ層３の厚さ方向の寸法を小さくし、コレクタ抵抗を
減少させる方法が知られている。なお、この方法につい
ては、例えば株式会社オーム社発行の“半導体ハンドブ
ツク”の第527頁などに開示がある。Conventionally, in order to make them smaller, it is known to have a planar pattern shape and a vertical structure. Among them, the vertical structure has a high structure as shown in FIG. N + buried layer 2 acting as a concentration collector
Is provided on the semiconductor substrate 1 to thereby bring the buried layer 2 close to the base layer 4, reduce the dimension of the n-type low-concentration collector layer 3 existing therebetween in the thickness direction, and reduce the collector resistance. It is known how to do this. This method is disclosed, for example, on page 527 of “Semiconductor Handbook” issued by Ohm Co., Ltd.
しかしながら、この第２図に示されている構造では、n+
の埋込層２に対するベース層４やエミツタ層５の整合に
マスク合わせを必要とし、マスク合わせの精度に制限が
あるため、埋込層２の面積を小さくすることができず、
このため、ベース層４と対向する部分の面積もあまり小
さくすることができなくなり、低濃度エミツタ層３のう
ちでこれら埋込層２とベース層４に挾まれている部分の
厚さを小さくすると、これに伴つてコレクタ接合容量が
大きくなつてしまい、充分な高速化が得られないという
問題点がある。However, in the structure shown in FIG. 2, n +
Since it is necessary to align the mask with the base layer 4 and the emitter layer 5 with respect to the embedded layer 2 and the accuracy of the mask alignment is limited, the area of the embedded layer 2 cannot be reduced.
Therefore, the area of the portion facing the base layer 4 cannot be made too small, and if the thickness of the portion of the low-concentration emitter layer 3 sandwiched between the embedding layer 2 and the base layer 4 is made small. Along with this, the collector junction capacitance increases, and there is a problem that a sufficient speedup cannot be obtained.
なお、この第２図で、６はコレクタ電極、７はベース電
極、８はエミツタ電極、９は酸化膜である。In FIG. 2, 6 is a collector electrode, 7 is a base electrode, 8 is an emitter electrode, and 9 is an oxide film.
本発明は、上記した従来技術の問題点を解消し、バイポ
ーラ・トランジスタなどに適用して充分な高速化が得ら
れるようにした半導体装置を提供することを目的として
いる。SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device which solves the above-mentioned problems of the prior art and is applied to a bipolar transistor or the like so that a sufficiently high speed can be obtained.
この目的を達成するため、本発明は、半導体基体の表面
から埋込層に向う溝状のたて穴を設け、このたて穴の内
面からの拡散によりたて穴が設けられている半導体層内
に、この半導体層とは導電型の異なる半導体層を形成す
るようにした点を特徴とする。In order to achieve this object, the present invention provides a groove-shaped vertical hole from the surface of a semiconductor substrate toward a buried layer, and the semiconductor layer is provided in a semiconductor layer in which the vertical hole is provided by diffusion from the inner surface of the vertical hole. Is characterized in that semiconductor layers having different conductivity types are formed.
以下、本発明による半導体装置について、図示の実施例
により詳細に説明する。Hereinafter, the semiconductor device according to the present invention will be described in detail with reference to the illustrated embodiments.
第１図は本発明の一実施例で、バイポーラ・トランジス
タに適用した場合を示し、この第１図において、10は溝
状のたて穴、（以下、溝状穴という）11は酸化膜、12は
多結晶シリコンであり、その他は第２図の場合と同じで
ある。FIG. 1 shows an embodiment of the present invention, which is applied to a bipolar transistor. In FIG. 1, 10 is a groove-like vertical hole, 11 is an oxide film, and 12 is an oxide film. It is polycrystalline silicon and is otherwise the same as in the case of FIG.
ここで、まず、この第１図に示した実施例によるバイポ
ーラ・トランジスタの製造方法の一例を第３図(a)〜(g)
によつて説明する。Here, first, an example of a method of manufacturing the bipolar transistor according to the embodiment shown in FIG. 1 is shown in FIGS. 3 (a) to 3 (g).
Will be explained.
この第３図(a)〜(g)はバイポーラ・トランジスタとＣＭ
ＯＳが混在する半導体装置に本発明を適用した場合のも
ので、まず、同図(a)に示すようにｐ型の半導体基板１
を用意し、その一方の表面にn+の埋込層２，20を選択的
に形成する。This Figure 3 (a) ~ (g) is a bipolar transistor and CM
This is a case where the present invention is applied to a semiconductor device having a mixed OS. First, as shown in FIG.
Is prepared, and n + buried layers 2 and 20 are selectively formed on one surface thereof.
ついで、同図(b)に示すように、この埋込層２，20を形
成した基板１上に、ＣＭＯＳに要求されている特性を与
えるために必要な厚さのエピタキシヤル層30を形成す
る。Then, as shown in FIG. 2B, an epitaxial layer 30 having a thickness necessary to provide the characteristics required for CMOS is formed on the substrate 1 on which the buried layers 2 and 20 are formed. .
次に同図(c)に示すように、ｎ領域３，31を選択的に形
成したあと酸化膜90を形成する。Next, as shown in FIG. 3C, an oxide film 90 is formed after selectively forming the n regions 3 and 31.
次に同図(d)に示すように、n+の埋込層２に対向した、
エミツタを形成すべき位置にドライエツチングによつて
溝状穴10を形成する。このとき、この溝状穴10の深さ
は、これから形成すべきベース層の深さやエミツタ層の
深さによつて決定される。また、このとき、ＣＭＯＳ用
のゲート電極13を多結晶シリコンの層で形成しておく。Next, as shown in FIG. 3D, the n + buried layer 2 was faced,
A groove hole 10 is formed by dry etching at a position where the emitter is to be formed. At this time, the depth of the groove-like hole 10 is determined by the depth of the base layer to be formed and the depth of the emitter layer. Further, at this time, the gate electrode 13 for CMOS is formed by a layer of polycrystalline silicon.
ついで、同図(e)に示すように、溝状穴10の内面からの
拡散と、酸化膜表面からのイオン打込みによりｐ型不純
物を拡散してバイポーラ・トランジスタのベース層４を
形成する。Then, as shown in FIG. 3E, the base layer 4 of the bipolar transistor is formed by diffusing the p-type impurities by diffusion from the inner surface of the groove hole 10 and ion implantation from the surface of the oxide film.
続いて、同図(f)に示すように、溝状穴10の底面を除い
た内周面に酸化膜11を形成してからリンをドープした多
結晶シリコン12でこの溝状穴10を埋める。このとき、こ
の多結晶シリコン12の埋込みにより、同時に溝状穴10の
底部から不純物がベース層４内に拡散し、これによりエ
ミツタ層５が形成される。さらに多結晶シリコンのゲー
ト電極13をマスクとしてイオン打込みにより自己整合的
に、ｐ−ＭＯＳ，ｎ−ＭＯＳのソース領域42，53及びド
レイン領域44，55を形成する。Subsequently, as shown in FIG. 2F, an oxide film 11 is formed on the inner peripheral surface of the groove-shaped hole 10 excluding the bottom surface, and then the groove-shaped hole 10 is filled with phosphorus-doped polycrystalline silicon 12. . At this time, the embedding of the polycrystalline silicon 12 simultaneously diffuses impurities from the bottom of the groove-like hole 10 into the base layer 4, thereby forming the emitter layer 5. Further, source regions 42 and 53 and drain regions 44 and 55 of p-MOS and n-MOS are formed in a self-aligned manner by ion implantation using the gate electrode 13 of polycrystalline silicon as a mask.
最後に、同図(g)に示すように、コレクタ電極６、ベー
ス電極７、エミツタ電極８、ソース電極43，54及びドレ
イン電極45，56を形成して一応、半導体装置が完成す
る。Finally, as shown in FIG. 3G, the collector electrode 6, the base electrode 7, the emitter electrode 8, the source electrodes 43 and 54, and the drain electrodes 45 and 56 are formed to complete the semiconductor device.
第１図の実施例は、例えば上記したようにして作られ、
ベース層４の埋込層２に対向して接近した部分が溝状穴
10の内面（主としてその底面）からの拡散により形成さ
れるため、このベース層４の接近した部分の幅ｗ（第１
図）を精度よく限定させることができ、この結果、同じ
くこの部分と埋込層２との間の距離、つまり、この間に
存在する低濃度コレクタ層３の厚さｔ（同じく第１図）
を充分に小さくし、これによりコレクタ抵抗を充分に低
抵抗化しても、コレクタ接合容量が増加する虞れがな
く、充分な高速化をはたすことができる。The embodiment of FIG. 1 is made, for example, as described above,
The portion of the base layer 4 facing the embedded layer 2 and approaching it is a groove-like hole.
Since it is formed by diffusion from the inner surface of 10 (mainly the bottom surface thereof), the width w of the close portion of the base layer 4 (first
(Fig.) Can be accurately limited, and as a result, the distance between this portion and the buried layer 2, that is, the thickness t of the low-concentration collector layer 3 existing therebetween (also Fig. 1).
Even if the collector resistance is made sufficiently low and the collector resistance is made sufficiently low, there is no fear that the collector junction capacitance will increase, and it is possible to achieve a sufficiently high speed.
また、この実施例によれば、最初に溝状穴10を位置決め
したあとは、ベース層４の埋込層２に接近して幅ｗが規
定された埋分、及びエミツタ層５の埋込層２に対する位
置決めはマスクを用いることなく自動的に、つまり自己
整合的に得られ、当然のこととして精確なマスク合わせ
なども不要である。Further, according to this embodiment, after the groove-shaped hole 10 is first positioned, the embedding layer of the emitter layer 5 and the embedding layer of the emitter layer 5 which are close to the embedding layer 2 of the base layer 4 are defined. Positioning with respect to 2 is automatically obtained without using a mask, that is, in self-alignment, and of course, accurate mask alignment is not necessary.
さらに、この実施例によれば、ＩＣ化に際してＣＭＯＳ
と混在させた場合でも、そのエピタキシヤル層の厚さに
関係なくバイポーラ・トランジスタの高速化を得ること
ができるから、ＣＭＯＳの特性とバイポーラ・トランジ
スタの高速性のいずれをも犠牲にすることなく、常に最
高の特性のＩＣを容易に得ることができる。Furthermore, according to this embodiment, when integrated into an IC, a CMOS
Even when mixed with, the high speed of the bipolar transistor can be obtained regardless of the thickness of the epitaxial layer, so that the characteristics of CMOS and the high speed of the bipolar transistor are not sacrificed. An IC with the best characteristics can always be obtained easily.
上記の多結晶シリコンに代えて、Mo，Ｗ，Tiのシリサイ
ドをコンタクト用低抵抗材料として用いることもでき
る。この場合には、先ず、Ｍｏ，Ｗ，Ｔｉのいづれかの
イオンを溝状穴10に露出しているベース層４に打込み、
アニールにしてシリサイドとし、次に、このシリサイド
にAs，Ｐのイオンを打込んで、熱処理しベース層４中に
As，Ｐを拡散してエミツタ層５とするのである。Instead of the above-mentioned polycrystalline silicon, Mo, W, or Ti silicide can be used as the contact low resistance material. In this case, first, any one of Mo, W, and Ti ions is implanted into the base layer 4 exposed in the groove-like hole 10,
Annealing is performed to form silicide, and then As and P ions are implanted into this silicide and heat-treated to form a base layer 4.
As and P are diffused to form the emitter layer 5.
以上説明したように、本発明によれば、バイポーラ・ト
ランジスタに適用してコレクタ接合容量を増加させずに
コレクタ抵抗を充分に低下させることができるから、従
来技術の欠点を除き、バイポーラ・トランジスタの高速
化を充分に得ることができる。As described above, the present invention can be applied to a bipolar transistor to sufficiently reduce the collector resistance without increasing the collector junction capacitance. High speed can be sufficiently obtained.
【図面の簡単な説明】 第１図は本発明をバイポーラ・トランジスタに適用した
場合の一実施例を示す断面図、第２図は従来のバイポー
ラ・トランジスタの一例を示す断面図、第３図(a)〜(g)
は本発明をＩＣに適用した場合の製造工程の一例を示す
説明図である。 １……半導体基板、２……n+埋込層、３……低濃度コレ
クタ層、４……ベース層、５……エミツタ層、６……コ
レクタ電極、７……ベース電極、８……エミツタ電極、
９，11……酸化膜、10……溝状穴、11……多結晶シリコ
ン。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a sectional view showing an embodiment in which the present invention is applied to a bipolar transistor, FIG. 2 is a sectional view showing an example of a conventional bipolar transistor, and FIG. a) to (g)
FIG. 6 is an explanatory diagram showing an example of a manufacturing process when the present invention is applied to an IC. 1 ... semiconductor substrate, 2 ... n + buried layer, 3 ... low concentration collector layer, 4 ... base layer, 5 ... emitter layer, 6 ... collector electrode, 7 ... base electrode, 8 ... Emitter electrode,
9, 11 ... Oxide film, 10 ... Groove hole, 11 ... Polycrystalline silicon.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長野 隆洋 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 池田 隆英 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 渡辺 篤雄 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 山田 耕一郎 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (56)参考文献 特開 昭60−249363（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Takahiro Nagano 4026 Kuji Town, Hitachi City, Ibaraki Prefecture Hitate Works Ltd., Hitachi Research Laboratory (72) Inventor Takahide Ikeda 4026 Kuji Town, Hitachi City, Ibaraki Prefecture Hitate Works Co., Ltd. In Hitachi Research Laboratory (72) Atsushi Watanabe 4026 Kuji Town, Hitachi City, Hitachi City, Ibaraki Prefecture Hitachi, Ltd.Hitachi Research Laboratory (72) Inventor Koichiro Yamada 4026 Kuji Town, Hitachi City, Ibaraki Prefecture Hitachi Research Laboratory, Ltd. ( 56) References JP-A-60-249363 (JP, A)
Claims (2)
を有する半導体装置において、上記半導体基体の表面か
ら上記埋込層に向う溝状のたて穴を設け、この溝状のた
て穴の内面から上記たて穴が設けられた半導体層中に、
不純物拡散により形成した少くとも１層の反対導電型の
半導体層を有することを特徴とする半導体装置。1. A semiconductor device having a semiconductor substrate having a buried layer with a high impurity concentration, wherein a groove-shaped vertical hole is provided from the surface of the semiconductor substrate toward the buried layer, and from the inner surface of the groove-shaped vertical hole. In the semiconductor layer provided with the vertical hole,
A semiconductor device having at least one semiconductor layer of opposite conductivity type formed by impurity diffusion.
のたて穴が、その内面の少くとも一部に絶縁膜を備え、
かつその内部がコンタクト用低抵抗材料で埋められてい
ることを特徴とする半導体装置。2. The method according to claim 1, wherein the groove-shaped vertical hole has an insulating film on at least a part of its inner surface,
Further, a semiconductor device characterized in that the inside thereof is filled with a low resistance material for contact.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60086257A JPH061781B2 (en) | 1985-04-24 | 1985-04-24 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60086257A JPH061781B2 (en) | 1985-04-24 | 1985-04-24 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61245572A JPS61245572A (en) | 1986-10-31 |
| JPH061781B2 true JPH061781B2 (en) | 1994-01-05 |
Family
ID=13881766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60086257A Expired - Lifetime JPH061781B2 (en) | 1985-04-24 | 1985-04-24 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061781B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453572A (en) * | 1987-08-25 | 1989-03-01 | Mitsubishi Electric Corp | Semiconductor integrated circuit device with bipolar element |
-
1985
- 1985-04-24 JP JP60086257A patent/JPH061781B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61245572A (en) | 1986-10-31 |
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