JPH0620069B2 - エミツタ直列抵抗を有するバイポーラトランジスタの製造方法 - Google Patents
エミツタ直列抵抗を有するバイポーラトランジスタの製造方法Info
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- JPH0620069B2 JPH0620069B2 JP60223857A JP22385785A JPH0620069B2 JP H0620069 B2 JPH0620069 B2 JP H0620069B2 JP 60223857 A JP60223857 A JP 60223857A JP 22385785 A JP22385785 A JP 22385785A JP H0620069 B2 JPH0620069 B2 JP H0620069B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
- H10D10/051—Manufacture or treatment of vertical BJTs
- H10D10/056—Manufacture or treatment of vertical BJTs of vertical BJTs having the main current going through the whole substrate, e.g. power BJTs
- H10D10/058—Manufacture or treatment of vertical BJTs of vertical BJTs having the main current going through the whole substrate, e.g. power BJTs having multi-emitter structures, e.g. interdigitated, multi-cellular or distributed emitters
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/133—Emitter regions of BJTs
- H10D62/135—Non-interconnected multi-emitter structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/121—BJTs having built-in components
- H10D84/125—BJTs having built-in components the built-in components being resistive elements, e.g. BJT having a built-in ballasting resistor
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- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 本発明は、第１導電型のコレクタ領域にこれと反対の第
２導電型の少なくとも１つのベース領域を形成し、この
ベース領域内に第１導電型の多数のエミッタ領域を設
け、一方前記のベース領域のそばに第２導電型のエミッ
タ直列抵抗を形成し、この抵抗を、少なくとも１つのエ
ミッタ電極とエミッタ接続部に導かれる接続導体とに接
続するようにしたバイポーラトランジスタを有する半導
体デバイスの製造方法に関するものである。
２導電型の少なくとも１つのベース領域を形成し、この
ベース領域内に第１導電型の多数のエミッタ領域を設
け、一方前記のベース領域のそばに第２導電型のエミッ
タ直列抵抗を形成し、この抵抗を、少なくとも１つのエ
ミッタ電極とエミッタ接続部に導かれる接続導体とに接
続するようにしたバイポーラトランジスタを有する半導
体デバイスの製造方法に関するものである。
この種の方法は、本願人の米国特許明細書第3,896,475
号より知られている。
号より知られている。
高電圧で動作せねばならない電力用トランジスタの場合
には、所謂「２次ブレークダウン（second breakdow
n）」を避けるためのエミッタ直列抵抗があることが必
要である。この２次ブレークダウン現象は、エミッタ領
域の不均一な電流分布(current crowding)によって温度
が局部的に高くなった時に起き、その結果なだれ効果が
生じ、このなだれ効果は局部的な電流集中と最終的には
トランジスタの破壊をきたす。
には、所謂「２次ブレークダウン（second breakdow
n）」を避けるためのエミッタ直列抵抗があることが必
要である。この２次ブレークダウン現象は、エミッタ領
域の不均一な電流分布(current crowding)によって温度
が局部的に高くなった時に起き、その結果なだれ効果が
生じ、このなだれ効果は局部的な電流集中と最終的には
トランジスタの破壊をきたす。
これを避けるために、エミッタ領域にバラスト即ち安定
抵抗として設計されたエミッタ直列抵抗が設けられる。
これ等の抵抗は、エミッタ領域を通る電流が増加すると
抵抗の電圧降下が増し、この結果エミッタ領域を通る電
流が減少するという事実によって、種々のエミッタ領域
に亘って均一な電流分布を保証する。
抵抗として設計されたエミッタ直列抵抗が設けられる。
これ等の抵抗は、エミッタ領域を通る電流が増加すると
抵抗の電圧降下が増し、この結果エミッタ領域を通る電
流が減少するという事実によって、種々のエミッタ領域
に亘って均一な電流分布を保証する。
前記のエミッタ直列抵抗をつくる方法は種々知られてい
る。前記の米国特許明細書に記載された方法はよく用い
られるが、この方法は、コレクタ領域のpn接合を形成す
るベース領域と同じ導電型の１つの共通な条帯状の半導
体抵抗領域を用いている。この場合、所定のエミッタ領
域と関係される直列抵抗は、関係のエミッタ電極との接
続部と接続導体との接続部の間にある抵抗領域材料によ
って形成される。
る。前記の米国特許明細書に記載された方法はよく用い
られるが、この方法は、コレクタ領域のpn接合を形成す
るベース領域と同じ導電型の１つの共通な条帯状の半導
体抵抗領域を用いている。この場合、所定のエミッタ領
域と関係される直列抵抗は、関係のエミッタ電極との接
続部と接続導体との接続部の間にある抵抗領域材料によ
って形成される。
この構造は、共通抵抗領域の大きな表面積のためにコレ
クタ-エミッタ間容量が大きいという欠点をもつ。これ
は、特に高周波用トランジスタ、更に詳しくいえば送信
機トランジスタにおいて好ましくない。この公知の構造
の別の欠点は、隣接のエミッタ電極間に並列抵抗が存す
るので、送信機の合成直列抵抗の実効値が正確に決めら
れないということである。
クタ-エミッタ間容量が大きいという欠点をもつ。これ
は、特に高周波用トランジスタ、更に詳しくいえば送信
機トランジスタにおいて好ましくない。この公知の構造
の別の欠点は、隣接のエミッタ電極間に並列抵抗が存す
るので、送信機の合成直列抵抗の実効値が正確に決めら
れないということである。
前記の並列抵抗は、反対導電型の分離された半導体抵抗
を例えばエミッタドーピングによって半導体領域中に設
ければ回避できる。けれども、この構造でもコレクタ-
エミッタ間容量が大きいという欠点はやはり残る。
を例えばエミッタドーピングによって半導体領域中に設
ければ回避できる。けれども、この構造でもコレクタ-
エミッタ間容量が大きいという欠点はやはり残る。
前記の欠点を避けるための分離されたエミッタ直列抵抗
を用いるその他の解決法も多かれ少なかれ複雑な付加工
程を必要とする。
を用いるその他の解決法も多かれ少なかれ複雑な付加工
程を必要とする。
本発明の目的は、特に、前記の欠点を除きまた付加的な
ドーピング工程や臨界的な付加的マスキングおよび位置
合せ工程を必要としない簡単な方法を得ることにある。
ドーピング工程や臨界的な付加的マスキングおよび位置
合せ工程を必要としない簡単な方法を得ることにある。
本発明は、冒頭に記載した種類の方法において次のよう
にしたことを特徴とするものである、即ち、コレクタ領
域上にデポジットされた酸化物層内にベース窓と条帯状
の開口を互に並べて形成し、この条帯状の開口をマスキ
ング層で覆い、前記のベース窓を経てベース領域のドー
ピングを行い、前記のマスキング層を除去したから略々
同じ厚さの酸化物層をベース窓の条帯状の開口の範囲に
形成し、エミッタ窓を前記のベース領域の範囲内で酸化
層内に形成し、このエミッタ窓を経てのドーピングによ
ってエミッタ領域を形成し、次いで、エッチングマスク
を用いている間に、多数の互に分離された抵抗窓を条帯
状の開口の範囲内で酸化物層にエッチしまた多数のベー
ス接点窓をベース領域の範囲内にエッチし、ベース接点
窓および互に分離された第２導電型のエミッタ直列抵抗
をこれ等の窓を経てのドーピングによって形成し、前記
のエッチングマスクがこのドーピングをマスキングする
ようにし、次いで、金属化されたエミッタ電極、ベース
電極、接続導体および残余の部分を設ける。
にしたことを特徴とするものである、即ち、コレクタ領
域上にデポジットされた酸化物層内にベース窓と条帯状
の開口を互に並べて形成し、この条帯状の開口をマスキ
ング層で覆い、前記のベース窓を経てベース領域のドー
ピングを行い、前記のマスキング層を除去したから略々
同じ厚さの酸化物層をベース窓の条帯状の開口の範囲に
形成し、エミッタ窓を前記のベース領域の範囲内で酸化
層内に形成し、このエミッタ窓を経てのドーピングによ
ってエミッタ領域を形成し、次いで、エッチングマスク
を用いている間に、多数の互に分離された抵抗窓を条帯
状の開口の範囲内で酸化物層にエッチしまた多数のベー
ス接点窓をベース領域の範囲内にエッチし、ベース接点
窓および互に分離された第２導電型のエミッタ直列抵抗
をこれ等の窓を経てのドーピングによって形成し、前記
のエッチングマスクがこのドーピングをマスキングする
ようにし、次いで、金属化されたエミッタ電極、ベース
電極、接続導体および残余の部分を設ける。
本発明の方法を用いることによって、コレクタ-エミッ
タ間容量は著しく低減され、また、分離されたエミッタ
直列抵抗間に寄生並列抵抗が生じることもない。
タ間容量は著しく低減され、また、分離されたエミッタ
直列抵抗間に寄生並列抵抗が生じることもない。
更に、これ等の利点は、極めて簡単な方法で付加工程な
しに得られる、即ち、前記の条帯状の開口を正しい時点
で臨界的でない(non-critical)）マスクによって覆い、
一方窓は同じ厚さの酸化層内にすべてエッチされる。こ
のため、アンダーエッチング(under-etching)の危険は
全くない。
しに得られる、即ち、前記の条帯状の開口を正しい時点
で臨界的でない(non-critical)）マスクによって覆い、
一方窓は同じ厚さの酸化層内にすべてエッチされる。こ
のため、アンダーエッチング(under-etching)の危険は
全くない。
本発明は、ベース、ベース接点およびエミッタのドーピ
ングがイオン注入によってつくられる場合に特に重要で
ある。この場合マスキング層としてフォトレジストを用
いることができる。ベース接点窓と抵抗窓のエッチング
の間、この時ホトレジストは除去されずに、既に注入さ
れたエミッタ領域を、ベース接点およびエミッタ直列抵
抗注入に対してマスクする。
ングがイオン注入によってつくられる場合に特に重要で
ある。この場合マスキング層としてフォトレジストを用
いることができる。ベース接点窓と抵抗窓のエッチング
の間、この時ホトレジストは除去されずに、既に注入さ
れたエミッタ領域を、ベース接点およびエミッタ直列抵
抗注入に対してマスクする。
以下本発明を図面の実施例で更に詳しく説明する。
図面は全く線図的なもので、寸法比は無視してある。図
面を見易くするために特に厚さ方向の寸法は可なり誇張
して示してある。断面の同方向の斜線影は同じ導電型を
示す。
面を見易くするために特に厚さ方向の寸法は可なり誇張
して示してある。断面の同方向の斜線影は同じ導電型を
示す。
第１図は本発明方法を使用してつくった半導体デバイス
の平面図を示す。第2D図と第3D図は夫々第１図のII−II
およびIII−IIIにおける断面図を示し、第2A-2C図およ
び第3A-3C図は製造工程の各段階におけるデバイスの断
面図を示す。
の平面図を示す。第2D図と第3D図は夫々第１図のII−II
およびIII−IIIにおける断面図を示し、第2A-2C図およ
び第3A-3C図は製造工程の各段階におけるデバイスの断
面図を示す。
この半導体デバイスは、第１導電型（この場合にはｎ
型）のコレクタ領域（１，２）、第２導電型（したがっ
てこの場合にはｐ型）のベース領域８およびこの領域内
に多数の第１導電型（ｎ型）のエミッタ領域12を有す
る。前記のベース領域の近くにｐ型のエミッタ直列抵抗
Ｒがあり、これ等の抵抗は、エミッタ電極18とエミッタ
接続部Ｅに導かれる接続導体20とに夫々接続されてい
る。更に、ベース領域には高濃度にドープされたｐ型接
点領域17があり、この領域は、自身はベース接続部Ｂに
接続されているベース電極19と接触されている。別の幾
何形も可能ではあるが、この実施例ではエミッタ領域12
とベース接続領域17は条帯状の形をとり、一方ベースお
よびエミッタ電極は通常の方法で集積されている。接点
窓は第１図に対角線で示してある。
型）のコレクタ領域（１，２）、第２導電型（したがっ
てこの場合にはｐ型）のベース領域８およびこの領域内
に多数の第１導電型（ｎ型）のエミッタ領域12を有す
る。前記のベース領域の近くにｐ型のエミッタ直列抵抗
Ｒがあり、これ等の抵抗は、エミッタ電極18とエミッタ
接続部Ｅに導かれる接続導体20とに夫々接続されてい
る。更に、ベース領域には高濃度にドープされたｐ型接
点領域17があり、この領域は、自身はベース接続部Ｂに
接続されているベース電極19と接触されている。別の幾
何形も可能ではあるが、この実施例ではエミッタ領域12
とベース接続領域17は条帯状の形をとり、一方ベースお
よびエミッタ電極は通常の方法で集積されている。接点
窓は第１図に対角線で示してある。
この半導体デバイスは本発明の方法により次のようにし
てつくることができる。
てつくることができる。
出発材料（第２Ａ，３Ａ図参照）は、この実施例では、
例えば0.01Ω・cmの抵抗率を有する高濃度にドープされ
たｎ型シリコンの基板１上に成長された厚さ７μｍで抵
抗率が約１Ω・cmのｎ型シリコンのエピタキシャル層２
より成るｎ型シリコンである。その他の厚さおよび／ま
たはドーピングも可能であり、条件に応じて選ぶことが
できる。コレクタ領域は前記の領域１と２で形成され
る。
例えば0.01Ω・cmの抵抗率を有する高濃度にドープされ
たｎ型シリコンの基板１上に成長された厚さ７μｍで抵
抗率が約１Ω・cmのｎ型シリコンのエピタキシャル層２
より成るｎ型シリコンである。その他の厚さおよび／ま
たはドーピングも可能であり、条件に応じて選ぶことが
できる。コレクタ領域は前記の領域１と２で形成され
る。
前記のコレクタ領域上には、層２上に酸化物層３が形成
される。この酸化物層は、この実施例では、例えば0.8
μｍの厚さを有し、例えば熱酸化によって形成された酸
化シリコン層である。
される。この酸化物層は、この実施例では、例えば0.8
μｍの厚さを有し、例えば熱酸化によって形成された酸
化シリコン層である。
次いで、ベース窓４と条帯状開口５がホトエッチングに
よって前記の酸化物層３内に互に隣合って形成される
（第２Ａ，３Ａ図参照）。第１図には前記の開口５は点
線で示されている。最終製品ではこの点線は半導体区域
の境界を示すのではなくて酸化物の厚さ中の１つの段階
の面積を示す。
よって前記の酸化物層３内に互に隣合って形成される
（第２Ａ，３Ａ図参照）。第１図には前記の開口５は点
線で示されている。最終製品ではこの点線は半導体区域
の境界を示すのではなくて酸化物の厚さ中の１つの段階
の面積を示す。
前記の開口５はこの実施例ではホトレジストのマスク層
６で覆われるが、このマスク層は、公知の露光および現
像技術によって所望のマスクの形に形成される。ここで
いうホトレジスト層というのは、可視光以外例えば紫外
線または電子線に感光する層も意味する。このマスクは
臨界的なものでない。
６で覆われるが、このマスク層は、公知の露光および現
像技術によって所望のマスクの形に形成される。ここで
いうホトレジスト層というのは、可視光以外例えば紫外
線または電子線に感光する層も意味する。このマスクは
臨界的なものでない。
硼素イオン７の注入（量７・1013イオン/cm2、エネルギ
25KeV）によって、ベースがベース窓４を経てドープさ
れる。酸化物層３とホトレジストマスク６は前記のイオ
ン注入に対してマスクする。
25KeV）によって、ベースがベース窓４を経てドープさ
れる。酸化物層３とホトレジストマスク６は前記のイオ
ン注入に対してマスクする。
次いで、約0.4μｍの厚さを有する酸化物層９が熱分解
デボジションによってベース窓４と開口５内に形成され
る（第２Ｂ図，３Ｂ図参照）。エミッタ窓10がベース窓
４の範囲内で前記層９内に形成される（第２Ｂ図参
照）。この層９は代わりに熱酸化によって形成してもよ
い。若しこの層９が熱分解でデボジットされれば、この
層は酸化物層３上にも形成される。
デボジションによってベース窓４と開口５内に形成され
る（第２Ｂ図，３Ｂ図参照）。エミッタ窓10がベース窓
４の範囲内で前記層９内に形成される（第２Ｂ図参
照）。この層９は代わりに熱酸化によって形成してもよ
い。若しこの層９が熱分解でデボジットされれば、この
層は酸化物層３上にも形成される。
砒素イオン11を６・1015イオン/cm2の量と50KeVのエネ
ルギで注入することによって、エミッタ領域12が形成さ
れ、酸化物層３と９はこのイオン注入に対してマスクを
する。
ルギで注入することによって、エミッタ領域12が形成さ
れ、酸化物層３と９はこのイオン注入に対してマスクを
する。
しかる後、形成されるべきベース接続領域および抵抗の
範囲に開口を有するホトレジストマスク13（第2C図,3C
図参照）が設けられる。このマスク13をエッチングマス
クとして使用している間、ベース接点窓14がベース区域
８の範囲内でエッチされ、互に分離された多数の抵抗窓
15が開口５の範囲内で酸化物層９内にエッチされる。10
15イオン/cm2の量および40KeVのエネルギでの硼素イオ
ン16の注入によって、ベース接点領域17と相互に分離さ
れたエミッタ直列抵抗Ｒとがこの時形成される。このイ
オン注入の間、ホトレジストマスク13はそのまま残って
エミッタ領域12を前記イオン注入に対してマスクする。
次いで、ホトレジストが除去され、接点孔がディップエ
ッチング(dip-etching)によって形成された後、蒸着に
よって金属化され、エミッタ電極18、ベース電極19、接
続導体20および残余の導体パターンの形にエッチされ
る。
範囲に開口を有するホトレジストマスク13（第2C図,3C
図参照）が設けられる。このマスク13をエッチングマス
クとして使用している間、ベース接点窓14がベース区域
８の範囲内でエッチされ、互に分離された多数の抵抗窓
15が開口５の範囲内で酸化物層９内にエッチされる。10
15イオン/cm2の量および40KeVのエネルギでの硼素イオ
ン16の注入によって、ベース接点領域17と相互に分離さ
れたエミッタ直列抵抗Ｒとがこの時形成される。このイ
オン注入の間、ホトレジストマスク13はそのまま残って
エミッタ領域12を前記イオン注入に対してマスクする。
次いで、ホトレジストが除去され、接点孔がディップエ
ッチング(dip-etching)によって形成された後、蒸着に
よって金属化され、エミッタ電極18、ベース電極19、接
続導体20および残余の導体パターンの形にエッチされ
る。
この方法で得られた相互に分離されたエミッタ直列抵抗
は、コレクタ領域と、領域５（第１図）の表面積より著
しく小さい全表面積を有するpn接合を形成するので、コ
レクタ-エミッタ間容量は、領域５が１つの共通の半導
体抵抗を形成する構造よりも著しく小さい。
は、コレクタ領域と、領域５（第１図）の表面積より著
しく小さい全表面積を有するpn接合を形成するので、コ
レクタ-エミッタ間容量は、領域５が１つの共通の半導
体抵抗を形成する構造よりも著しく小さい。
更に、抵抗Ｒは互に電気的に分離されているので、エミ
ッタ電極間に寄生抵抗が形成されることがない。
ッタ電極間に寄生抵抗が形成されることがない。
以上述べた本発明方法の実施例は最も好適な実施例であ
る。というのは、マスク６と13は、容易に設けそして除
去することができまたイオン注入および／またはエッチ
ングマスクとして使用することができるホトレジストマ
スクだからである。イオン注入の代わりに拡散ドーピン
グを用いても本発明の方法はやはり実行可能である。け
れども、この場合には、マスク６および13に対し、それ
自体はやはりホトレジストマスクによって所望の形状に
形づくられた耐熱材料を使用せねばならない。その上、
これ等の材料は酸化物層(3,9)に対して選択エッチング
が可能でなくてはならない。
る。というのは、マスク６と13は、容易に設けそして除
去することができまたイオン注入および／またはエッチ
ングマスクとして使用することができるホトレジストマ
スクだからである。イオン注入の代わりに拡散ドーピン
グを用いても本発明の方法はやはり実行可能である。け
れども、この場合には、マスク６および13に対し、それ
自体はやはりホトレジストマスクによって所望の形状に
形づくられた耐熱材料を使用せねばならない。その上、
これ等の材料は酸化物層(3,9)に対して選択エッチング
が可能でなくてはならない。
更に、以上述べた本発明の方法の実施例の種々の変形が
可能である。例えば、種々の半導体領域の導電型を（全
部を同時に）反内導電型に代えてもよい。半導体材料は
シリコン以外の例えばガリウム砒素またはゲルマニウム
でもよい。酸化物層３および９の材料は、熱酸化物、熱
分解酸化物、窒化シリコンまたは他の適当な絶縁材料或
はその組合せでもよい。
可能である。例えば、種々の半導体領域の導電型を（全
部を同時に）反内導電型に代えてもよい。半導体材料は
シリコン以外の例えばガリウム砒素またはゲルマニウム
でもよい。酸化物層３および９の材料は、熱酸化物、熱
分解酸化物、窒化シリコンまたは他の適当な絶縁材料或
はその組合せでもよい。
以上説明したトランジスタは更に集積回路の一部を形成
することもできる。
することもできる。
第１図は本発明でつくられた半導体デバイスの線図的平
面図、 第２Ａ図から第２Ｄ図は本発明の方法の各工程における
第１図II−IIにおける断面図、 第３Ａから３Ｄ図は本発明の方法の各工程における第１
図III−IIIにおける断面図である。 １，２……コレクタ領域、３，９……酸化物層 ４……ベース窓、５……条帯状開口 ６，13……ホトレジストマスク ８……ベース領域、10……エミッタ窓 12……エミッタ領域、14……接点窓 15……抵抗窓、17……接点領域 18……エミッタ電極、19……ベース電極 20……接続導体 Ｒ……エミッタ直列抵抗
面図、 第２Ａ図から第２Ｄ図は本発明の方法の各工程における
第１図II−IIにおける断面図、 第３Ａから３Ｄ図は本発明の方法の各工程における第１
図III−IIIにおける断面図である。 １，２……コレクタ領域、３，９……酸化物層 ４……ベース窓、５……条帯状開口 ６，13……ホトレジストマスク ８……ベース領域、10……エミッタ窓 12……エミッタ領域、14……接点窓 15……抵抗窓、17……接点領域 18……エミッタ電極、19……ベース電極 20……接続導体 Ｒ……エミッタ直列抵抗
Claims (3)
- 【請求項１】第１導電型のコレクタ領域にこれと反対の
第２導電型の少なくとも１つのベース領域を形成し、こ
のベース領域内に第１導電型の多数のエミッタ領域を設
け、一方前記のベース領域のそばに第２導電型のエミッ
タ直列抵抗を形成し、この抵抗を、少なくとも１つのエ
ミッタ電極とエミッタ接続部に導かれる接続導体とに接
続するようにしたバイポーラトランジスタを有する半導
体デバイスの製造方法において、コレクタ領域上にデポ
ジットされた酸化物層内にベース窓と条帯状の開口を互
に並べて形成し、この条帯状の開口をマスキング層で覆
い、前記のベース窓を経てベース領域のドーピングを行
い、前記のマスキング層を除去してから略々同じ厚さの
酸化物層をベース窓と条帯状の開口の範囲内に形成し、
エミッタ窓を前記のベース領域の範囲内で酸化物層内に
形成し、このエミッタ窓を経てのドーピングによってエ
ミッタ領域を形成し、次いで、エッチングマスクを用い
ている間に、多数の互に分離された抵抗窓を条帯状の開
口の範囲内で酸化物層にエッチしまた多数のベース接点
窓をベース領域の範囲内にエッチし、ベース接点窓およ
び互に分離された第２導電型のエミッタ直列抵抗をこれ
等の窓を経てのドーピングによって形成し、前記のエッ
チングマスクがこのドーピングをマスキングするように
し、次いで、金属化されたエミッタ電極、ベース電極、
接続導体および残余の部分を設けることを特徴とする半
導体デバイスの製造方法。 - 【請求項２】エミッタドーピングだけでなくベースドー
ピング、ベース接点および抵抗ドーピングをすべてイオ
ン注入により行う特許請求の範囲第１項記載の方法。 - 【請求項３】マスキング層とエッチングマスクはホトレ
ジストより成る特許請求の範囲第２項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8403111 | 1984-10-12 | ||
| NL8403111A NL8403111A (nl) | 1984-10-12 | 1984-10-12 | Werkwijze ter vervaardiging van een bipolaire transistor met emitterserieweerstanden, en transistor vervaardigd volgens de werkwijze. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6195565A JPS6195565A (ja) | 1986-05-14 |
| JPH0620069B2 true JPH0620069B2 (ja) | 1994-03-16 |
Family
ID=19844601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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