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JPH0620117B2 - 集積回路構造 - Google Patents
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JPH0620117B2 - 集積回路構造 - Google Patents

集積回路構造

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JPH0620117B2
JPH0620117B2 JP59123547A JP12354784A JPH0620117B2 JP H0620117 B2 JPH0620117 B2 JP H0620117B2 JP 59123547 A JP59123547 A JP 59123547A JP 12354784 A JP12354784 A JP 12354784A JP H0620117 B2 JPH0620117 B2 JP H0620117B2
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channel
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layer
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Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、ＰチヤンネルとＮチヤンネルと両方の絶縁ゲ
ート電界効果トランジスタを含む集積回路（ CMOS集積
回路）に関する。
＜従来技術＞ CMOS技術の長所は、よく研究され、確立されてきてい
る。Ｎチャンネルトランジスタの上にＰチヤンネルトラ
ンジスタを重ねる垂直構造は、領域利用の経済性の向上
に非常に有効であり高密度のメモリや論理回路への応用
価値が高い。しかしながら、今までに開発されてスタツ
ク形CMOS構造の最大の欠点は、基板上に作られるＰチヤ
ンネル装置が下のＮチヤンネル装置とセルフアラインで
形成することができない点であつた。（尚、基板内の装
置とその上に形成する装置の導電形は相補関係で変更可
能であるがここでは一般的であるＮチヤンネル基板装置
とＰチヤンネル基板上装置に関し説明する。） 従来技術のCMOS製造技術の最大の利点は、ソースとドレ
インを形成する注入工程でゲートの存在によつてゲート
下の基板表面は注入の影響をうけない為スーソとドレイ
ン注入領域のドライブインを行つた後にゲートの下に
は、ソースとドレイン領域の間に挾まれる低レベルにド
ーピングされる（Ｐ形）の領域が自動的にセルフアライ
ンで形成される点である。この領域は、装置のチヤンネ
ル領域を画定するのでゲートと基板装置のチヤンネルは
セルフアラインで形成される。
しかしながら、基板上に作る装置のＰチヤンネル領域
は、ゲートのパターン形成とは別の工程で形成され他の
マスクを使うかもしくは注入工程等により形成される為
に共通ゲートとＰチヤンネル領域とを整合させることは
困難であり不整合となりやすかつた。
＜発明が解決しようとする問題点＞ 従つて、シリコン基板内のＮチヤンネル装置とポリシリ
コン層で作るＰチヤンネル装置との両方をアドレスする
為に単一のゲート電極を使用する構成による場合に、Ｐ
形装置のチヤンネル領域の位置を上記共通ゲート層に自
動的に整合させることが必要となるが従来技術では、こ
れを実現する方法は存在しなかつた。自動的に整合させ
ることが不可能であれば微細な幾何学的寸法を持つ装置
での構成では、不整合がおこりやすく、集積化が困難に
なるということを意味する。また、ゲートとチヤンネル
領域との位置あわせが不整合であると、ポリシリコン装
置の直列抵抗が上がつてしまう。従来技術のポリシリコ
ン装置はそれ自体既に直列抵抗が高いのでこのような問
題は非常に深刻である。さらにゲートとチヤンネル領域
とが不整合になると、チヤンネル長が短くなりすぎシヨ
ートチヤンネル効果が過度に起こりやすくなつてしまう
ので、閾値における動作が不正確に（即ちターンオフ動
作が甘くなる）なつてしまう。更にターンオフが不正確
になるということ自体が従来技術のポリシリコン装置自
体の問題点であり、この潜在的に存在するポリシリコン
装置固有の欠点をさらに悪化させないことが非常に重要
である。故に、単一ゲートで２以上の装置を制御する形
式の構成をスタツク形CMOSで形成することはできなかつ
た。
故に本発明の目的は、単結晶半導体内にチヤンネル領域
を持つMOSトランジスタと多結晶半導体チヤンネル領域
を持つそれぞれのトランジスタとの全てに共通ゲート層
がセルフアラインするスタツク形CMOS構造を提供するこ
とである。
また、本発明の他の目的は、共通ゲート電極がＮチヤン
ネルトランジスタと少くとも１つのＰチヤンネルトラン
ジスタとの両方にスルフアラインで形成される装置を提
供することである。
本発明は、Ｎチヤンネル装置のみならずＰチヤンネル装
置も良好なターンオフ特性を得られるスタツク形CMOS構
造を提供することである。
本発明は、特にポリシリコントランジスタで良好なター
ンオフ特性が得られるスタツク形CMOS構成を提供するこ
とである。
本発明の他の目的は、ポリシリコントランジスタ内の直
列抵抗を許容範囲内に下げたスタツク形CMOS構成を提供
することである。
＜問題を解決する為の手段＞ 本発明の集積回路構造は、第１導電形のソース及びドレ
イン領域の間に位置するチャンネルを持つ半導体基板の
表面に形成された基板トランジスタと、上記基板トラン
ジスタの表面に実質的な垂直な両側壁部を持ち上記チャ
ンネル上に形成された絶縁ゲート電極と、上記基板トラ
ンジスタの上記ソース及びドレイン領域上に形成された
絶縁層と、上記基板トランジスタのソースをおおう上記
絶縁層の上表面上から、上記ゲート電極の第１の側壁部
をおおい、上記ゲート電極の上表面をおおい、上記ゲー
ト電極の第２の側壁部をおおい、更に上記基板トランジ
スタのドレイン上の上記絶縁層をおおって連続的に広が
る薄いポリシリコン層とを有する集積回路構造であっ
て、上記薄いポリシリコン層は、上記ゲート電極の上記
第１及び第２の側面部の少なくとも一方の側壁部に沿い
かつ隣接した位置に１０18未満のドーパント濃度を持つ
少なくとも一つのチャンネル部分を有し、上記薄いポリ
シリコン層の上記少なくとも一つのチャンネル部分は、
５００Å未満の厚さの絶縁物によって上記ゲート電極か
ら分離されていて、上記薄いポリシリコン層の上記少な
くとも一つのチャンネル部分は、薄いポリシリコン層の
それ以外の残りの部分のドーパント濃度より少くとも一
桁小さい値のドーパントレベルで形成され、また上記ポ
リシリコン層の上記残りの部分は第２の導電形をもちポ
リシリコントランジスタの中にソース及びドレイン領域
を作っている。
＜作用＞ 上記の様な構成では、薄いポリシリコン層内に形成する
チヤンネル領域がゲートの側壁面と絶縁物層を介し整合
して形成されるので、ポリシリコン装置の直列抵抗が下
がり、良好な特性を持つようになる。故に、基板上のポ
リシリコン装置も有効に利用できる実際的なCMOS装置を
提供できる。
また本発明の第２の主旨である新規な製造工程では、絶
縁層を介し上記基板及びゲート層の上に薄いポリシリコ
ン層を形成し、上記ゲート電極によつてできる段差に壁
部絶縁物を残し、これを注入工程のマスクとして使いゲ
ートと整合してチヤンネル領域を間に形成するソース／
ドレイン注入を行うので、従来の他のマクスを使う工程
より工程が簡単でかつゲートと基板上のチヤンネルとの
整合が可能となる。
＜実施例＞ 本発明の第１の実施例は第１図に示される。図におい
て、Ｎチヤンネル基板内トランジスタはＮ＋ポリリコン
ゲート電極１８の壁部に沿つて形成される２つの直列に
接続されたサブミクロンの幾何学的寸法を持つＰチヤン
ネルポリシリコンチヤンネル層１４及び１６といつしよ
に整合させて形成される。Ｐチヤンネルトランジスタ１
４及び１６は、第２レベルのポリシリコン層に形成され
る。この工程で形成する第２レベルのポリシリコン層は
ゲート電極１８の形成されら第１レベルポリシリコン層
より薄くなくてはならない。
次に、基板内にＮチヤンネルトランジスタ１２を作る場
合の標準的なシリコンゲート形成技術である一連の処理
が行われる。第２のポリシリコン層はパターン形成さ
れ、Ｐチャンネル領域２２とするのに適する様に高エネ
ルギーの注入工程によりつて注入される。この後絶縁物
層を成長させ、異方性エツチングによつてポリシリコン
層のゲート壁部付近の部分に薄い絶縁物層２０を残す。
この壁部に沿つた絶縁残部２０は、この後のＰ＋注入工
程で与えられる異軸成分（不純物）が導入されるのを防
ぐ為チヤンネル領域２２となる部分のポリシリコン層を
おおうマスクとして働く。次のＰ＋注入工程及びそのド
ライブインを行うことによつて壁部に沿つて形成すＰチ
ヤンネルトランジスタのソース及びドレインを形成す
る。この注入によつて形成した高レベルにドーピングさ
れた領域２４が２つのチヤンネル領域２２を接続してい
ることに注意してほしい。（これは第２図に等価回路図
で示される。）チヤンネル領域２２の長さは適度に短い
ので、装置全体の直列抵抗が大きすぎる値を示すことは
ない。
直列抵抗を下げる為更にケイ化物層２６を設けることが
できる。このケイ化物層は、例えばチタニウム金属をデ
ポジツトし、構造を加熱しチタニウムとポリシリコンを
反応させ、反応をおこさなかつたチタニウム金属をエツ
チングするといつたような既知の方法で形成される。こ
のような実施例では、壁部酸化物領域２０はケイ化物が
チヤンネル領域２２の間に形成され両領域を短絡させる
欠陥の発生の防止にも役立つ。
第１図の構造は、それ自体第２図の等価回路図で示す配
線の１個の完全なCMOSインバータであることに注意しな
ければならない。即ち、Ｐ＋領域２８が第１の供給電圧
に接続され、Ｎ＋拡散領域３２が第２の供給電圧に接続
され、Ｎ＋ゲート１８に入力信号が与えられると、Ｐ＋
領域３０をＮ＋拡散領域３４に接続しているノードにCM
OSインバータの出力が発生する。
しかしながら当業者であれば、本発明は一般的に応用可
能なCMOS回路を構成するブロツクを開示するものであつ
て、非常に広い範囲に於るこの他の回路で利用すること
ができる。例えば、Ｐチヤンネル装置１４及び１６はSR
AMのセルの中の負荷構成素子として使用可能であること
が理解されるはずである。このようなSRAMセルを作るマ
スクのレイアウトは第４図に示す。
この配置図は、本発明に従つたSRAMセルの例を示すが、
これが本発明を利用する唯一のSRAMに関する実施例であ
ることを意味するのではない。ここでは単に説明として
のみこの図を示す。このセル等価回路図は第２図に示さ
れ、このセルはまつたく従来技術のCMOS SRAMセル即
ち、２つのパストランジスタを通して一対の相補ビツト
線に接続されるクロクカツプルドCMOSであることが理解
できることと思う。
第１図の装置構造の製造工程はこれからさらに詳しく説
明する。以下の詳細な説明は本発明の構成を製造し使用
する上で現在考慮される中で最良の形式を説明するもの
であり、本発明の構成要件の一部ではない。
第１ポリ層の形成までの工程は第３図に示す様に全く従
来技術通りで処理される。即ち、モート電界酸化物の成
長層のパターン形成及び第１レベルのポリ層のデポジシ
ヨン、ドーピング及びパターン形成を行いＮ＋領域３
２，３４を形成する注入が行われる。好ましくは、基板
は、（例えば）略々３〜６Ωcmの抵抗率のＰ型の（１０
０）材料が用いられる。好ましくは、第１のポリ層１８
は、（例えば）６５０００Åの厚さを持ち、高いドーパ
ント濃度を持つようになるまでドーピングされたPOCl3
を使う。第１のポリ層１８は異方性エツチングが行なわ
れ、基板表面に対し実質適に垂直な壁部を持ちゲート１
８を形成する。
次にＮ＋ゲート構成１８は、２段階の酸化工程で酸化処
理が行なわれる。これは、第３ｂ図に示される。第１の
酸化工程は、（例えば）３０分間、９００℃の温度で純
酸素にさらすことによつて実行される。この酸化工程に
よつてこれからデポジツトされるポリリコンに通常でき
るでこぼこをとり除くのでこの酸化物層はすぐとり除か
れる。
第２の酸化工程は、１３分間５％のHCl（塩酸）を含む
１０００℃の酸素をさらす方法を使う。この２段階の酸
化工程での形成される酸化物層は次に形成され薄いポリ
シリコン層と同じ厚を持つ。
以下は、第１図に示す完成した構造を参考し、説明す
る。この酸化工程のあとですぐにホツトウオール反応炉
を用いて１２５０Åのポリシリコン層のデポジシヨンを
行い、９００℃の水蒸気内で短時間のアニーリングが行
われる。次に１００keVのエネルギーで１×１０12／cm2
の濃度のPF2注入が行われる。これによつＰチヤンネル
装置のチヤンネル２２トなる第２のポリ層のドーパント
濃度は１０17／cm3まで上げられる。デポジツトされた
後最初にトーピングが行なわれた上記第１ポリ層１８よ
り薄い第２ポリ層はここでパターン形成されたエツチン
グが行われる。第２レベルのポリ層の不要な箇所の壁部
等に第２のポリ層の残留物が残らないように、好ましく
はこの段階で等方性のポリシリコンエツチングが行われ
ることに注意してほしい。好ましくは等方性ポリシリコ
ンエツチングは、ウエツトエツチング工程又は、高圧プ
ラズマエツチング工程を用いて行われる。
次に全体的に１０００ÅのLPCVD酸化物層がデポジツト
される。この酸化物層が壁部をおおう酸化物残留部分２
０なる。この酸化物層はさらに２０分間、酸素中でアニ
ーリングにかけられ、異方性エツチングにつて平らな表
面上から酸化物はきれいにとり除かれる。この時、ゲー
ト１８があるためエツチングの際に付近の酸化物は除去
されないため、壁部に沿つて酸化物の残部２０が形成さ
れる。好ましくは注入工程の間ゲート領域をおおつてお
くために、さらに６５０ÅのLPCVD酸化物層がデポジツ
トされる。
次に、比較的低いエネルギーを用いるがドーパント濃度
の高い注入を行つて最初にデポジツイトした第２レベル
のポリ層内にソース及びドレイン領域２８，２９，３０
を形成する。この注入工程は、ドーパントがチヤンネル
領域２２内まで侵入することがないように低いエネルギ
ーレベルで行う。本発明の好ましい実施例では、この注
入工程は、１００keVのエネルギーで１０15／cm2のドー
スの二フツ化ボロンが注入される。これによつて露出し
ている第２のポリ層の部分２８，２９，３０のドーピン
グ濃度は、ほぼ１０19／cm3の値まで上げられる。次に
この注入工程は３０分間８００℃のアルゴンガス内で３
０分間アニーリングされる。この時、領域２８，２９の
不純物がゲート壁部近傍まで拡散するよう距離を制御す
るのでチヤンネルの一端はゲート位置と整合する。ま
た、先に行つた注入は、ポリシリコン層の厚さ分だけに
距離を制御してあつた為、ゲート上の酸化物の厚さ（即
ちポリシリコンの厚さ）分のみ後の熱処理で拡散しチヤ
ンネルの他端もちようどゲート位置に整合する。（第１
図） ケイ化物層をＰ＋ポリシリコン層の上に形成する場合、
この選択しうる追加工程はこの時点で実行しなければな
らない。しかしながら、この工程は、本発明の好ましい
実施例の要素の一部ではない。
ここで水素添加が行われる。本発明の好ましい実施例で
は、ウエフアーを水素プラズマ内でアニーリング処理
し、粒界に存在するダングリングボンドのパツシベーシ
ヨン（不動態化処理）を行う。これによつてトラツプの
密度が減少し、Ｐチヤンネル装置は、さらに良好な装置
特性を示すようになる。本発明の好ましい実施例では、
直径約２０インチ（５０．８cm）のサスセプターを持ち
これに６００ワツト交流電力を与える標準的なパラレル
プレートプラズマ反応器が使用される。この中の水素の
気圧は１トルで２０００SCCMの流量で流れる。好ましく
は、水素添加は３００℃の温度で６０分間続けられる。
水素添加工程は、装置の性能を著しく向上させることが
できる。即ち、水素添加パツシベーシヨンによつてポリ
シリコンのチヤンネル内の移動度は向上し、漏出電流は
低減させることができる。
水素添加工程の後の工程では、長期間にわたる高温処理
工程を行なわないことが好ましい。長時間にわたつて続
ける必要がある高温処理工程又は、中間温度処理工程は
いずれもポリシリコン層からの水素が離脱するとい現象
を起こしやすくするのでポリシリコン装置層の特性を劣
化させてしまうからである。
中間レベルの酸化物（MLoがここでデポジツトされる。
そして本発明の好ましい実施例では、CODスピンオンガ
ラスを使用してリンケイ酸材料が約６５００Åの厚さま
でデポジツトされ、スライスはOCDガラスから溶剤がと
り除かれるのに充分な時間、低温（例えば３００℃）の
ベーキングが行われる。
選択的に、中間層の絶駅物層の表面を滑らかにする処理
には、他の技術も使用可能である。例えば従来のリンケ
イ酸ガラス又はボロンリンケイ酸ガラスをデポジツトし
レーザーリフローする方法を用いることができる。選択
的に低温で形成する中間の誘電材料層には、有機材料を
使うこともできる。中間誘導材料層に用いる有機材料の
例としては、ポリイミド又はPIQがある。
次に、電極パターンのカツテイングが行われ、金属層が
デポジツトされパターンが形成される。最後の工程にお
ける改変は、電極のシンタリング工程に関するものであ
る。好ましい実施例ではここで使用される金属は１％の
シリコンを含むアルミニウムであり９０００Åの厚さま
でスパツタリングによつて提供される。そして電極のシ
ンタリングは、４００℃の温度の水素中で１０分間行わ
れる。この電極シンタリング工程は、普通より低い温度
で及び／又は通常より短い期間にわたつて行われる。水
素な脱出が起らないような対策を講じることは好ましい
がその為の処理工程は、本実施例の必須の要件ではな
い。
＜発明の効果＞ 当業者であれば容易に理解できうであろうが、従来スタ
ツク型のCMOS構成にすることによつて装置領域の経済性
を向上させることは種々考えられてきたが、基板内の装
置と基板上の装置とをセルフアラインで形成し共通のゲ
ートを形成する方法はなかつた。本発明の装置では３つ
の装置が１つのゲートを使用することによつて装置領域
を節約できるだけでなく従来抵抗が高く特性が悪かつた
基板上の装置も、ゲートとぴつたり一致することで抵抗
を供与範囲内で保ちかつ水素添加によりポリシリコンチ
ャンネルの特性を向上させることができる。
ここに示す装置表面形状は特定のものを示すわけでも特
定の処理やその手順を示そうとするわけでもなく、集積
回路の種々のレイアウトと関連して様々な改変、修正が
可能である。故に本発明の概念は、添付特許請求の範囲
にのみ限定されるものである。尚基板上のポリシリコン
層内に作るトランジスタの特性に関するこの他の情報は
米国特許出願第５０５，１５６号に示されており、これ
をこの中でも参考として用いる。
【図面の簡単な説明】
第１図は、本発明に従う装置の実施例の断面図である。 第２図は、第１図の装置の等価回路図である。 第３ａ図及び第３ｂ図は、本発明に従う装置の製造工程
の各段階を示す図である。 第４図は、本発明に従うSRAMセルのレイアウトを示す平
面図である。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】第１導電形のソース及びドレイン領域の間
    に位置するチャンネルを持つ半導体基板の表面に形成さ
    れた基板トランジスタと、 上記基板トランジスタの表面に実質的な垂直な両側壁部
    を持ち上記チャンネル上に形成された絶縁ゲート電極
    と、 上記基板トランジスタの上記ソース及びドレイン領域上
    に形成された絶縁層と、 上記基板トランジスタのソースをおおう上記絶縁層の上
    表面上から、上記ゲート電極の第１の側壁部をおおい、
    上記ゲート電極の上表面をおおい、上記ゲート電極の第
    ２の側壁部をおおい、更に上記基板トランジスタのドレ
    イン上の上記絶縁層をおおって連続的に広がる薄いポリ
    シリコン層に形成されたポリシリコントランジスタとを
    有する集積回路構造であって、 上記薄いポリシリコン層は、上記ゲート電極の上記第１
    及び第２の側壁部の各側壁部に沿いかつ隣接した位置に
    １０18未満のドーパント濃度を持つチャンネル部分を有
    し、上記薄いポリシリコン層の上記チャンネル部分は、
    ５００Å未満の厚さの絶縁物によって上記ゲート電極か
    ら分離されていて、 上記薄いポリシリコン層の上記チャンネル部分は、上記
    薄いポリシリコン層のそれ以外の残りの部分のドーパン
    ト濃度より少くとも一桁小さい値のドーパントレベルで
    形成され、また上記ポリシリコン層の上記残りの部分は
    第２の導電形をもちポリシリコントランジスタの中にソ
    ース及びドレイン領域を作っている集積回路構造。
  2. 【請求項２】上記構造において、上記ポリシリコンチャ
    ンネル領域が少くとも５×１０16／cm３のドーパント濃
    度を有する特許請求の範囲第１項の集積回路構造。
  3. 【請求項３】上記ポリシリコンチャンネル領域がさらに
    当該領域に隣接する酸化物の側壁部を有する特許請求の
    範囲第１項の集積回路構造。
  4. 【請求項４】上記薄いポリシリコン層がその粒界に於て
    所定濃度の水素を含む特許請求の範囲第１項の集積回路
    構造。
  5. 【請求項５】上記ゲートが上記第１導電形でドーピング
    されたポリシリコン層を有し、上記薄いポリシリコン層
    が第２導電形で形成される特許請求の範囲第１項の集積
    回路構造。
  6. 【請求項６】上記薄いポリシリコン層の上記チャンネル
    部分が２０００Å未満の厚さを持つ特許請求の範囲第１
    項の集積回路構造。
  7. 【請求項７】上記薄いポリシリコン層の上記チャンネル
    部分が第２導電形で形成される特許請求の範囲第１項の
    集積回路構造。
JP59123547A 1983-06-17 1984-06-15 集積回路構造 Expired - Lifetime JPH0620117B2 (ja)

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US505534 1983-06-17
US06/505,534 US4554572A (en) 1983-06-17 1983-06-17 Self-aligned stacked CMOS

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JPS6016457A JPS6016457A (ja) 1985-01-28
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2140203B (en) * 1983-03-15 1987-01-14 Canon Kk Thin film transistor with wiring layer continuous with the source and drain
US4860086A (en) * 1983-08-30 1989-08-22 Hitachi, Ltd. Semiconductor device
US4677735A (en) * 1984-05-24 1987-07-07 Texas Instruments Incorporated Method of providing buried contacts for N and P channel devices in an SOI-CMOS process using a single N+polycrystalline silicon layer
JPS6164166A (ja) * 1984-09-06 1986-04-02 Toshiba Corp 半導体装置
US4593300A (en) * 1984-10-31 1986-06-03 The Regents Of The University Of Minnesota Folded logic gate
EP0197531B1 (en) * 1985-04-08 1993-07-28 Hitachi, Ltd. Thin film transistor formed on insulating substrate
US4656731A (en) * 1985-08-05 1987-04-14 Texas Instruments Incorporated Method for fabricating stacked CMOS transistors with a self-aligned silicide process
US4788158A (en) * 1985-09-25 1988-11-29 Texas Instruments Incorporated Method of making vertical inverter
JPS62162362A (ja) * 1986-01-10 1987-07-18 Mitsubishi Electric Corp Ｍｏｓ型集積回路及びその製造方法
US4816895A (en) * 1986-03-06 1989-03-28 Nec Corporation Integrated circuit device with an improved interconnection line
ATE94688T1 (de) * 1986-07-04 1993-10-15 Siemens Ag Integrierte bipolar- und komplementaere mostransistoren auf einem gemeinsamen substrat enthaltende schaltung und verfahren zu ihrer herstellung.
US4757361A (en) * 1986-07-23 1988-07-12 International Business Machines Corporation Amorphous thin film transistor device
JPS63239973A (ja) * 1986-10-08 1988-10-05 テキサス　インスツルメンツ　インコーポレイテツド 集積回路およびその製造方法
US5072276A (en) * 1986-10-08 1991-12-10 Texas Instruments Incorporated Elevated CMOS
JPH0824144B2 (ja) * 1987-06-10 1996-03-06 三菱電機株式会社 半導体装置の製造方法
JPH0230147A (ja) * 1988-07-19 1990-01-31 Nec Corp 薄膜トランジスタ及びその製造方法
US5181088A (en) * 1988-09-14 1993-01-19 Kabushiki Kaisha Toshiba Vertical field effect transistor with an extended polysilicon channel region
US5801396A (en) * 1989-01-18 1998-09-01 Stmicroelectronics, Inc. Inverted field-effect device with polycrystalline silicon/germanium channel
US5770892A (en) * 1989-01-18 1998-06-23 Sgs-Thomson Microelectronics, Inc. Field effect device with polycrystalline silicon channel
US5066613A (en) * 1989-07-13 1991-11-19 The United States Of America As Represented By The Secretary Of The Navy Process for making semiconductor-on-insulator device interconnects
US4999690A (en) * 1989-12-19 1991-03-12 Texas Instruments Incorporated Transistor
US5233207A (en) * 1990-06-25 1993-08-03 Nippon Steel Corporation MOS semiconductor device formed on insulator
JPH0442428U (ja) * 1990-08-10 1992-04-10
US5154946A (en) * 1990-09-27 1992-10-13 Motorola, Inc. CMOS structure fabrication
US5139967A (en) * 1991-02-20 1992-08-18 Micron Technology, Inc. Process for planarizing insulating dielectric material
JP2602132B2 (ja) * 1991-08-09 1997-04-23 三菱電機株式会社 薄膜電界効果素子およびその製造方法
US5173754A (en) * 1992-02-03 1992-12-22 Micron Technology, Inc. Integrated circuit device with gate in sidewall
US5308997A (en) * 1992-06-22 1994-05-03 Motorola, Inc. Self-aligned thin film transistor
US5364810A (en) * 1992-07-28 1994-11-15 Motorola, Inc. Methods of forming a vertical field-effect transistor and a semiconductor memory cell
JP2533749Y2 (ja) * 1992-08-11 1997-04-23 株式会社大井製作所 シートスライド装置
US5576556A (en) * 1993-08-20 1996-11-19 Semiconductor Energy Laboratory Co., Ltd. Thin film semiconductor device with gate metal oxide and sidewall spacer
US6624477B1 (en) 1992-10-09 2003-09-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TW232751B (en) * 1992-10-09 1994-10-21 Semiconductor Energy Res Co Ltd Semiconductor device and method for forming the same
US5324960A (en) * 1993-01-19 1994-06-28 Motorola, Inc. Dual-transistor structure and method of formation
US5612552A (en) * 1994-03-31 1997-03-18 Lsi Logic Corporation Multilevel gate array integrated circuit structure with perpendicular access to all active device regions
US5510278A (en) * 1994-09-06 1996-04-23 Motorola Inc. Method for forming a thin film transistor
US5716879A (en) * 1994-12-15 1998-02-10 Goldstar Electron Company, Ltd. Method of making a thin film transistor
KR0170311B1 (ko) * 1995-06-23 1999-02-01 김광호 스태틱 랜덤 억세스 메모리 및 그 제조방법
US5640023A (en) * 1995-08-31 1997-06-17 Sgs-Thomson Microelectronics, Inc. Spacer-type thin-film polysilicon transistor for low-power memory devices
US5985768A (en) * 1997-04-30 1999-11-16 International Business Machines Corporation Method of forming a semiconductor
US6140684A (en) * 1997-06-24 2000-10-31 Stmicroelectronic, Inc. SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers
EP3460842B1 (en) * 2017-09-21 2022-03-16 IMEC vzw Shielding in an integrated circuit
US12293994B2 (en) 2022-09-28 2025-05-06 Globalfoundries U.S. Inc. Semiconductor device integration with an amorphous region

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4309224A (en) * 1978-10-06 1982-01-05 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing a semiconductor device
US4272880A (en) * 1979-04-20 1981-06-16 Intel Corporation MOS/SOS Process
US4336550A (en) * 1980-03-20 1982-06-22 Rca Corporation CMOS Device with silicided sources and drains and method
JPS57211779A (en) * 1981-06-23 1982-12-25 Nec Corp Field effect transistor
US4476475A (en) * 1982-11-19 1984-10-09 Northern Telecom Limited Stacked MOS transistor

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US4554572A (en) 1985-11-19
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