JPH0622008B2

JPH0622008B2 - 同期化回路

Info

Publication number: JPH0622008B2
Application number: JP2114928A
Authority: JP
Inventors: ピエール・ユオン; ルネ・グレーズ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1989-04-28
Filing date: 1990-04-28
Publication date: 1994-03-23
Anticipated expiration: 2009-03-23
Also published as: US5761735A; JPH03206543A; EP0394599B1; EP0394599A1; DE68916945D1; DE68916945T2

Description

【発明の詳細な説明】Ａ．産業上の利用分野本発明は、異なる速度で動作する２つの装置の間でデー
タが転送できるようにする同期回路に関する。

Ｂ．従来の技術データ処理システムでは、メモリやプロセッサなど異な
る速度で動作する装置間でのデータ転送の同期化が、一
般に要求される。そのようなシステムでは、第１の装
置、すなわちメモリは、比較的遅い平均データ転送速度
を有するが、高速バーストではより高いデータ転送速度
で短時間にデータを送ることができる。

実際、ダイナミック・メモリへの最初のアクセスは遅い
速度で行なわれ、後続のアクセスはページ・モードまた
は静的コラム・モードで実行され、プロセッサさえもオ
ーバランさせることのあるより高い転送速度で実行でき
る。

たとえば、第２の装置、すなわちプロセッサは、「キャ
ッシュ・ミス」の発生後できるだけ速やかにキャッシュ
・メモリを更新するためにメモリを使用する。プロセッ
サがバッキング・ストアからの情報を待っている間に浪
費される時間を最小にするために、メモリをその最高速
度で走行させなければならない。可能な最高の転送速度
でメモリを走行させると、メモリがより速やかに解放さ
れて、直接メモリ・アクセス・ポートを介して他のユー
ザがそれをより長時間使用できるようになる。

メモリとプロセッサは、設計及び技術的観点が全く異な
っているので、それぞれ独自の最適サイクルを有する。
一方の装置の速度を遅くして他方のサイクルと一致させ
ない限り、同期論理回路が必要である。

メモリ装置がプロセッサ・サイクルより非常に遅い時、
同期は全く容易である。プロセッサ転送速度とメモリの
（バースト中の）最大データ転送速度の比が２以上の時
は、２つのサイクルが同期してデータを転送できるの
で、同期は簡単である。

この比が１と２の間の場合、同期とデータ転送を同じサ
イクルで実施しなければならないが、これは達成がずっ
と難しい。

この比が１より小さい場合、同期装置は、ある種の一時
的緩衝記憶を必要とする。明らかに、メモリの平均スル
ープットは、プロセッサのスループットより低いままで
ある。一時的バッファの機能は、しばらくの間プロセッ
サをオーバランさせることもある、メモリによって供給
されるデータ・バーストに対処することである。

Ｃ．発明が解決しようとする課題本発明の目的は、第１と第２の装置が異なる速度で動作
する時、第１と第２の装置の間でのデータ転送を同期化
する回路を提供することである。

本発明の他の目的は、第１と第２の装置の間でのデータ
転送を同期化し、さらに、第１と第２の装置のデータ転
送速度の比がどんな値でも動作できる回路を提供するこ
とである。

Ｄ．課題を解決するための手段本発明は、異なるデータ速度で動作する第１の装置と第
２の装置の間のデータ転送を同期化するための回路に関
する。第１の装置は、転送すべきデータが利用可能であ
ることを示すストローブ（ＳＴＲＯＢＥＩＮ４）信号
と共にデータを第１の速度で出力バス上に供給し、第２
の装置はクロック信号の制御下で第２の速度でデータを
受け取ることができる。この回路は、 − 少なくともＲ個のバッファ・レジスタ（ただし、Ｒ
はＴ＋（Ｔ−１）×（Ｂ−１）に等しい整数、Ｔはクロ
ック信号の周期の間に第１の装置が供給できるデータの
最大数、Ｂは第１の装置が最大数のデータを供給できる
連続する周期の数である） − そこに印加されるストローブ信号に応じてＲ×（Ｒ
＋１）個の異なる値を生成するカウント手段、 − カウント手段が取る値を示す信号と、それぞれのス
トローブ信号で利用可能な第１の装置からのデータを、
バッファ・レジスタのうちから選択されたレジスタに固
定した順序でロードさせるために使用される活動ロード
信号とを生成するための復号手段、 − 前記活動ロード信号に応じて、第１の装置からのデ
ータを選択的にバッファ・レジスタにゲートするための
ゲート手段、 − ストローブ信号、クロック信号、及びカウント手段
が取る値を示す信号に応答して、第１の装置からのデー
タを含むバッファ・レジスタと、それらがロードされる
順序とを記録する記憶手段、及び − 前記記憶手段、ならびにカウント手段が取る値を示
す信号に応答して、データが第１の装置によって供給さ
れたのと同じ順序で第２の装置に供給されるような方式
で、バッファ・レジスタからのデータを第２の装置に選
択的にゲートする選択装置を含むことを特徴とする。

本発明の好ましい実施例では、カウント手段は、最初の
値１から最後の値Ｒ×Ｌ（ただし、Ｌ＝Ｒ＋１）までパ
ルス中のストローブによって増分されて、Ｌ組のＲ個の
値、１〜Ｒ、Ｒ＋１〜２×Ｒ、．．．、（Ｌ−１）×Ｒ
＋１〜Ｒ×Ｌを周期的に定義するカウンタを含む。カウ
ンタを取る値に復号手段が応答して、Ｒ個のロード信号
を生成する。これらの信号は、Ｌ組の値のうち第１、第
２、第３、．．．及び最後の値に応答して順次活動状態
になり、出力バス上で受け取ったデータをそれぞれ第
１、第２、第３、．．．及び最後のバッファ・レジスタ
（Ｒ１、Ｒ２、．．．Ｒｒ）にロードさせる。

記憶手段は、オーバラン状態が発生しない限り、せいぜ
いＬ−１個のラッチが同時にセットされるような方式
で、データがバッファ・レジスタにロードされる時に順
次セットされる、Ｌ個のラッチの全体を含む。前記ラッ
チは、データがバッファ・レジスタから第２の装置へ転
送されるたびに、順次リセットされ、その結果、カウン
タが取る値を表す信号が、Ｌ個のラッチのうちのセット
されたラッチの数と共に、どのバッファ・レジスタが最
初の装置からのデータを含むか、及びそれらがロードさ
れる順序を表すようになる。

Ｅ．実施例第１Ａ図は、第１の装置１がデータ・バス３を介して第
２の装置２にデータを転送するシステムの概略図であ
る。本発明の好ましい実施例では、第１の装置は、記憶
制御装置を備えたメモリであり、第２の装置はプロセッ
サである。メモリからのデータの読取りは、さしあたり
プロセッサをオーバランする速度で行なわれるものとす
る。

装置１内の記憶制御回路は、メモリから読み取られたバ
ス３上のデータを、第１Ｂ図に示すように、転送される
データが利用可能となるごとに活動パルスを含む、線４
上のＳＴＲＯＢＥＩＮ信号と共に供給する。

本発明によれば、データ・バス３とＳＴＲＯＢＥＩＮ
線４は、同期回路５に接続される。同期回路５が生成す
るデータは、回路５によって活動化されるとデータ・ア
ウト・バス６上のデータをプロセッサが受け取れること
をプロセッサ２に示す、線７上のＤＡＴＡＶＡＬＩＤ
信号と共に、その出力バス６を介してプロセッサに転送
される。

同期回路５を、第２図と第３図に関して説明する。その
際、第１Ｂ図に示すように、メモリから最高３回の転送
がプロセッサの速度の２倍よりやや低い速度で行なわれ
ると仮定する。図に示すように、２つのデータ・エンテ
ィティの最大数が、１つのプロセッサ・サイクル中にメ
モリによって提供され、隣接サイクル中に２未満のデー
タ・エンティティが提供される。

この環境で、メモリからデータを受け取るため、２つの
一時バッファ・レジスタＲ１１０とＲ２１２が設け
られている。データは、ＡＮＤゲート１６の出力線１４
上に生成される活動ゲート信号の制御下で、バス３から
バッファ・レジスタＲ１１０にロードされる。またデ
ータは、ＡＮＤゲート２０の出力線１８上に生成される
活動ゲート信号の制御下で、バス３からバッファ・レジ
スタＲ２１２にロードされる。

ＡＮＤゲート１６は、線４上の活動ＳＴＲＯＢＥＩＮ
パルス、及び線２４上の活動ＬＯＡＤＲＩレジスタ信
号によって条件付けられる。ＡＮＤゲート２０は、線４
上の活動ＳＴＲＯＢＥＩＮパルス、及び線２６上の活
動ＬＯＡＤＲ２レジスタ信号によって条件付けられ
る。走査論理回路２２は、後で説明するように、線２４
と２６を活動化する。走査論理回路２２は、線４上のＳ
ＴＲＯＢＥＩＮパルスによって増分されるカウンタ２
８と、カウンタ値に応答して線２４と２６を活動化する
復号回路３０を含む。

データは、線３６や３８上の活動信号によって制御され
るゲート装置３４を介して、レジスタ１０及び１２から
データ・アウト・レジスタ３２に転送される。線３６上
の信号は、レジスタ１０の内容をデータ・アウト・レジ
スタ３２に転送させるＳＥＬＥＣＴＲ１ＴＯＴＲ
ＡＮＳＦＥＲ信号であり、線３８上の信号は、レジスタ
１２の内容をデータ・アウト・レジスタ３２に転送させ
るＳＥＬＥＣＴＲ２ＴＯＴＲＡＮＳＦＥＲ信号で
ある。これらの信号は、復号回路３０によって復号され
てバス４２を介してＳＥＬＥＣＴ論理回路４０に供給さ
れる、カウンタ２８の値に応じて、ＳＥＬＥＣＴ論理回
路４０によって活動化される。

後で第３図に関して説明するストローブ・ラッチ論理回
路４４は、線４上のＳＴＲＯＢＥＩＮ信号及び復号回
路３０によって生成される線４６、４８、５０上のＳＥ
ＬＥＣＴＬＡＴＣＨＴＯＳＥＴ信号に応答する。

ストローブ・ラッチ論理回路４４は、線５５と５４上に
選択制御信号を供給し、データ有効線７を活動化する。

線４２、５２、５４上の信号に応答して、ＳＥＬＥＣＴ
論理回路４０は、後で説明するように、線３６または３
８を活動化する。

プロセッサ２からクロック信号は、線６０を介してスト
ローブ・ラッチ論理回路４４とレジスタ３２に供給され
る。

周期回路５の動作について説明する前に、第３図に示し
たストローブ・ラッチ論理回路４４について説明する。
回路４４の各構成要素の出力端の信号の状況を、第４図
に示す。

第１Ｂ図に示すように、プロセッサ・サイクル中にパル
ス中の２つのデータ・ストローブが発生する本発明の特
定の実施態様では、ストローブ・ラッチ論理回路４４
は、７０、７２、７４で示される３つのストローブ・ラ
ッチＬ１、Ｌ２、Ｌ３を含む。

本発明の好ましい実施例では、カウンタ２８は、初期値
１からカウントを始め、パルス中の各ストローブごとに
増分される。

カウンタ２８は、ストローブ・ラッチの数、すなわち、
第２図及び第３図に示した本発明の特定の実施態様では
バッファ・レジスタの数に“６”をかけた積に等しい値
に達すると、初期値、すなわち１にリセットされる。こ
のカウンタ２８は、６つの異なる値をとる。

したがって、復号回路３０は、復号回路７６を含み、カ
ウンタ値がそれぞれ“１”、“２”、．．．、“５”、
“６”の時、その出力線７７ないし８２の１つを活動化
する。

カウンタ値がそれぞれ“１”と“４”の時に活動化され
る線７７と８０はＯＲゲート８６に接続され、その出力
線４６上にＳＥＬＥＣＴＬＡＴＣＨＬ１ＴＯＳ
ＥＴ信号が生成される。

カウンタ値がそれぞれ“２”と“５”である時に活動化
される線７８と８１はＯＲゲート８８に接続され、その
出力線４８上にＳＥＬＥＣＴＬＡＴＣＨＬ２ＴＯ
ＳＥＴ信号が生成される。

カウンタ値がそれぞれ“３”と“６”である時に活動化
される線７９と８２はＯＲゲート９０に接続され、その
出力線５０上にＳＥＬＥＣＴＬＡＴＣＨＬ３ＴＯ
ＳＥＴ信号が生成される。

ＡＮＤゲート９２、９４、９６の出力の一方はＳＴＲＯ
ＢＥＩＮ線４に接続され、他方の入力はそれぞれ線４
６、４８、５０に接続される。ＡＮＤゲート９２、９
４、９６の出力線９８、１００、１０２上の活動信号
は、それぞれ、ラッチ７０、７２と７４をセットする。

したがって、データＤ１がバス３上に供給される時、ラ
ッチＬ１７０がパルス中の第１のストローブでセット
され、データＤ２がバス３上に供給される時、ラッチＬ
２７２がパルス中の第２のストローブでセットされ、
データＤ３がバス３上に供給される時、ラッチＬ３７
４がパルス中の第３のストローブでセットされる。第４
図に示されていない後続のデータ・バーストで、パルス
中のストローブは、カウンタを引き続き増分し、受け取
られた３つのデータＤ４、Ｄ５、Ｄ６が、後で示すよう
に、それぞれレジスタＲ２、Ｒ１、Ｒ２にロードされ
る。

ラッチ７０、７２、７４のリセット信号は、ＡＮＤゲー
ト１０４、１０６、１０８によって生成される。ＡＮＤ
ゲート１０４の入力の１つは、インバータ４７の出力線
に接続され、ＡＮＤゲート１０６の入力の１つは、イン
バータ４９の出力線に接続され、ＡＮＤゲート１０８の
入力の１つは、インバータ５１の出力線に接続される。

インバータ４７、４９、５１は、線４６、４８、５０上
の信号を反転する。これによって、セット制御信号とリ
セット制御信号がラッチのセット入力とリセット入力に
同時に供給されることが防止される。

ＡＮＤゲート１０４の他方の入力は、Ｄ型ラッチ１１２
の真出力線１１０に接続される。ＡＮＤゲート１０６の
他方の入力は、Ｄ型ラッチ１１６の真出力線１１４に接
続される。ＡＮＤゲート１０８の他方の入力は、Ｄ型ラ
ッチ１２０の真出力線１１８に接続される。

ＡＮＤゲート１０４、１０６、１０８の出力線１２２、
１２４、１２６は、ストローブ・ラッチ７０、７２、７
４のリセット入力に接続される。

ラッチ１１２、１１６、１２０のＤ入力は、ＡＮＤゲー
ト１３６、１３８、１４０の出力線１３０、１３２、１
３４に接続される。ラッチ１１２、１１６、１２０のク
ロック入力は、プロセッサ・クロック線６０に接続され
る。

ＡＮＤゲート１３６の入力線１４２と１５２は、ラッチ
７０の真出力線及びラッチ７４の補出力線である。ＡＮ
Ｄゲート１３８の入力線１４６と１４４は、ラッチ７２
の真出力線及びラッチ７０の補出力線である。ＡＮＤゲ
ート１４０の入力線１５０と１４６は、ラッチ７４の真
出力線及びラッチ７２の補出力線である。

ラッチ１１２、１１６、１２０の補出力線１５４、１５
６、１５８は、ＮＡＮＤゲート１６０の入力に接続され
る。ＮＡＮＤゲート１６０は、線７上にＤＡＴＡＶＡ
ＬＩＤ信号を生成する。

ラッチ７０、７２、７４の真出力線１４２、１４６、１
５０は、ＡＮＤゲート１６２に接続される。ＡＮＤゲー
ト１６２は、３つのストローブ・ラッチがセットされる
時、線１６４上にＯＶＥＲＲＵＮ記号を生成する。

線１４２、１４６、１５０はまた、論理回路１７０にも
接続される。論理回路１７０は、３つのラッチ７０、７
２、７４のうちの１つのラッチがセットされる時、線５
４を活動化し、３つのラッチ７０、７２、７４のうちの
２つのラッチがセットされる時、線５４を活動化して、
そこに転送されるデータが利用可能であるレジスタを指
示する。

復号回路７６の出力線７７、７９、８１は、ＯＲゲート
１６６に接続される。ＯＲゲート１６６の出力線は、Ｌ
ＯＡＤＲ１線２４である。復号回路７６の出力線７
８、８０、８２は、ＯＲゲート１６８に接続される。Ｏ
Ｒゲート１６８の出力線は、ＬＯＡＤＲ２線２６であ
る。第４図に示した出力線２４と２６上の信号は、レジ
スタＲ１とＲ２にデータをロードさせる。すなわち、カ
ウンタ２８の値がパルス内の第１のストローブで２に達
した時、データＤ１がレジスタＲ１にロードされ、パル
ス内の第２のストローブで３に達した時、データＤ２が
レジスタＲ２にロードされ、第３のパルスで４に達した
時、データＤ３が、レジスタＲ１にロードされる。

第３図に示したストローブ・ラッチ論理回路は、ストロ
ーブ・ラッチ７０、７２、７４を順にセットさせ、正し
い順序でリセットさせて、プロセッサへの正しいデータ
転送を保証するる。同じプロセッサ・サイクル中に２つ
のストローブ・ラッチがセットされる時、データ・バッ
ファ・レジスタの反転が起こってはならない。リセット
される第１のストローブ・ラッチは、最初にセットされ
たストローブ・ラッチであり、次のプロセッサ・サイク
ル中に対応するデータが転送される。さらに、２つのス
トローブ・ラッチが同時にリセットされてはならない。

これは、第３図に示した回路によって実行される。その
動作を次の表１に要約して示す。

表１に示した動作は、線２４上にＬＯＡＤＲ１信号、
あるいは線２６上にＬＯＡＤＲ２信号を生成する、Ｏ
Ｒゲート１６６と１６８、ならびにＯＲゲート８６、８
８、９０、及びＡＮＤゲート９２、９４、１０４、１０
６、１０８によって実行される。

ＡＮＤゲート１３６、１３８、１４０、及びラッチ１１
２、１１６、１２０は、次の表２に従って、ストローブ
・ラッチ７０、７２、７４を正しくリセットすることを
保証する。

選択論理回路４０は、バス４２上の復号回路３０によっ
てバス４２上に供給される、カウンタ２８が達した値
と、線５２と５４上の信号とに応答して、ＳＥＬＥＣＴ
Ｒ１ＴＯＴＲＡＮＳＦＥＲ線３６またはＳＥＬＥ
ＣＴＲ２ＴＯＴＲＡＮＳＦＥＲ線３８上に選択信
号を生成する。

回路４０の機能は、表１に示した順序でレジスタＲ１ま
たはＲ２中に一時的に緩衝記憶されたデータＤ１、Ｄ
２、Ｄ３が、Ｄ１、Ｄ２、Ｄ３の正しい順序で出力レジ
スタ３２に転送されることを保証することである。

カウンタ値とセット・ラッチの数に応じた転送の規則を
表３に示す。

選択線３６、３８は、ゲート装置３４に接続されてお
り、第４図に示すように、線６０上のプロセッサ・クロ
ック信号の制御下で、選択されたレジスタＲ１またはＲ
２に含まれるデータを、出力レジスタ３２中に転送す
る。

第４図のタイミング・ダイアグラムは、出力レジスタ３
２への３つのデータ転送を実行する際の、線２４と２
６、３４と３６、及び線７の状況を示している。

次に、本発明をどのように実施すれば、メモリからデー
タが供給される速度と、プロセッサが前記データを受け
取る速度の異なる比に対処できるかを説明する。

どんな場合にも、Ｒ１やＲ２のバッファ・レジスタの数
は、ＴとＢに依存する。ただし、Ｔはプロセッサ・クロ
ックの周期中の最大転送数であり、Ｂは第１と第２の装
置のデータ転送速度の比に応じて、最大数の転送が発生
できる連続した周期の数である。第１図及び第４図に関
して説明した本発明の特定の実施態様では、Ｔは２に等
しく、Ｂは１に等しい。

バッファ・レジスタＲ１、Ｒ２、．．．Ｒｒの数Ｒは、Ｒ＝Ｔ＋（Ｔ−１）×（Ｂ−１）に等しい。

ストローブ・ラッチＬ１ないしＬｌの数Ｌは、Ｌ＝Ｒ＋１に等しい。

本発明の好ましい実施態様では、カウンタはモジューロ
Ｒ×Ｌカウンタであり、異なるＲ×Ｌ個の値を取るよう
にパルス内のストローブによって１からＲ×Ｌまで増分
される。

第５図は、データ転送速度の比に応じて適合させること
のできる同期回路５を示す。この回路は、第２図に示し
た回路５と同じ構成要素を含む。第２図と第５図の構成
要素の対応関係は、次の通りである。

ゲート装置２１６は、ＡＮＤゲート１６、２０と同じ機
能を有する。Ｒレジスタ、Ｒ１ないしＲｒは、レジスタ
Ｒ１１０とレジスタＲ２１２の機能を有するバッフ
ァ・レジスタ構成２１０を構成する。走査論理回路２２
２は、Ｒ×Ｌまで上方にカウントし、バス２２４上にＬ
ＯＡＤＲＥＧＩＳＴＥＲ信号を生成する点以外は、論
理回路２２と同じ機能を有する。

ストローブ・ラッチ論理回路２４４は、走査論理回路２
２２によってＳＥＬＥＣＴＬＡＴＣＨＴＯＳＥＴ
バス２５０上に生成される信号によってセット及びリセ
ットされるＲ＋１個のラッチを含み、第２図のストロー
ブ・ラッチ論理回路４４と同様にして、線７上にＤＡＴ
ＡＶＡＬＩＤ信号を供給する。

バス２２４上の信号と走査論理回路２４４内でセットさ
れるラッチの数に応じて、バス２５２上の信号で示され
るように、第２図の論理回路４０と同様の選択論理回路
２４０は、バス２３６上のＳＥＬＥＣＴレジスタ信号を
活動化する。この信号は、レジスタＲ１ないしＲｒのう
ちから選択されたレジスタの内容を（第２図のレジスタ
３２と同様の）出力レジスタ２３２に転送し、線２６０
上のプロセッサ・クロック信号の制御下でデータを出力
バス６上に転送するために、ゲート構成２３４に供給さ
れる。

バス３上のデータは、レジスタＲ１ないしＲｒのうちか
ら選択されたレジスタにロードされ、その選択は走査論
理回路２２２内のカウンタの値に依存する。カウンタは
１からＲ×Ｌまでカウントするので、Ｒ個の連続した値
がＬ組と、Ｌ個の連続した値がＲ組ある。

Ｒ個の値Ｌ組は次の通りである：１ないしＲ、Ｒ＋１ないし２Ｒ、２Ｒ＋１ないし３
Ｒ．．．（Ｌ−１）×Ｒ＋１ないしＲ×Ｌバス２２４は、それぞれレジスタＲ１ないしＲｒのうち
から選択されたレジスタをロードするために活動化され
るＲ本の線を含む。

ＬＯＡＤＲＥＧＩＳＴＥＲＲ１線は、カウンタが次
の値の時に活動化される。

１または１＋Ｒまたは（１＋２Ｒ）または．．．または
１＋（Ｌ−１）×ＲＬＯＡＤＲＥＧＩＳＴＥＲＲ２線は、カウンタが次
の値の時に活動化される。

２または（２＋６）または（２＋２Ｒ）または．．．ま
たは２＋（Ｌ−１）×ＲＲＯＡＤＲＥＧＩＳＴＥＲＲｒ線は、カウンタが次
の値の時に活動化される。

Ｒまたは（Ｒ＋Ｒ）または（Ｒ＋２Ｒ）または．．．ま
たはＲ＋（Ｌ−１）×ＲカウンタのＬ個の連続した値Ｒ組は次の通りである。

１ないしＬ、Ｌ＋１ないし２Ｌ．．．（Ｒ−１）×Ｌな
いしＲ×Ｌバス２５０は、ラッチＬ１ないしＬｌのうちから選択さ
れたラッチをセットし、ラッチＬ２ないしＬｌとＬ１の
リセットの準備をするために活動化されるＬ本の線を含
む。

ＳＥＬＥＣＴＬＡＴＣＨＬ１ｔｏＳＥＴ線は、
カウンタが次の値の時に、活動化される。

１または（１＋Ｌ）または（１＋２Ｌ）または．．．ま
たは１＋（Ｒ−１）×ＬＳＥＬＥＣＴＬＡＴＣＨＬ２ｔｏＳＥＴ線は、
カウンタが次の値の時に活動化される。

２または（２＋Ｌ）または（２＋２Ｌ）または．．．ま
たは２＋（Ｒ−１）×ＬＳＥＬＥＣＴＬＡＴＣＨＬｌｔｏＳＥＴ線は、
カウンタが次の値の時に活動化される。

Ｌまたは（Ｌ＋Ｌ）または（Ｌ＋２Ｌ）または．．．ま
たはＬ＋（Ｒ−１）×Ｌオーバランの場合を除き、パルス中の各ストローブで同
時にセットされるストローブ・ラッチの数は、Ｌ−１本
以下である。

バス２５２は、どれだけのストローブ・ラッチがセット
されているかを示すために活動化されるＬ−１本の線を
含む。この数と、（第２図のバス４２と同様の）バス２
４２中のどの線が活動化されるかに応じて、選択論理回
路２４０は、１つの選択されたレジスタの内容をデータ
・アウト・レジスタ２３２に転送するため、バス２３６
のＲ本の線のうちの１本を活動化する。

次の表は、表４に示すように、バス２４２上に供給され
るセットされたラッチの数のカウンタ値に応じて、どの
ＳＥＬＥＣＴＲＥＧＩＳＴＥＲ（Ｒ１ないしＲｒ）
ｔｏＴＲＡＮＳＦＥＲ線２３６が活動化されるかを示
す。

上記の説明から、当業者なら、２つの装置の間のデータ
転送を同期させるための同期回路５を設計することは容
易である。

明らかに、レジスタＲ１、Ｒ２、あるいはＲ１ないしＲ
ｒ内に緩衝記憶されたすべてのデータを転送するため
に、第１の装置１によってデータ・バーストが提供され
た後で、いくつかのクロック周期が必要である。その
間、メモリは利用可能であり、他の目的に使用できる。
すべてのストローブ・ラッチがセットされた時、ＡＮＤ
ゲート１６２の出力１６４（第３図）で、あるいは線２
６４上で（第５図）オーバランが検出された場合、エラ
ーが報告される。しかし、この状態は、同期回路が正し
いサイズの場合は決して起こらない。

Ｆ．発明の効果異なる速度で動作する第１と第２の装置の間でのデータ
転送を同期化することができる。

【図面の簡単な説明】

第１Ａ図は、本発明を組み込んだシステムのブロック・
ダイヤグラムである。第１Ｂ図は、第１Ａ図のシステムの動作を示すタイミン
グ・ダイヤグラムである。第２図は、第１と第２の装置のデータ転送速度が特定の
比の場合の同期回路のブロック・ダイヤグラムである。第３図は、第２図のストローブ・ラッチ回路４４のブロ
ック・ダイヤグラムである。第４図は、回路４４の動作を示すタイミング・ダイヤグ
ラムである。第５図は、データ転送速度に応じて適合させることので
きる同期回路のブロック・ダイヤグラムである。

Claims

【特許請求の範囲】

【請求項１】第１の装置が、転送されるデータが利用可
能であることを示すストローブ信号と共にデータを第１
の転送速度で出力バス上に供給し、第２の装置が、クロ
ック信号の制御下で第２の速度でデータを受け取ること
ができるという、異なるデータ転送速度で動作する第１
の装置と第２の装置の間のデータ転送を同期化する同期
回路であって、ＲがＴ＋（Ｔ−１）×（Ｂ−１）に等しい整数であり、
Ｔがクロック信号の周期の間に前記第１の装置が供給で
きるデータの最大数であり、Ｂが前記第１の装置が最大
数のデータを供給できる連続する周期の数であるものと
して、少なくともＲ個のバッファ・レジスタ、そこに印加されるストローブ信号に応じてＲ×（Ｒ＋
１）個の異なる値を生成するカウント手段、該カウント
手段を取る値を示す信号と、それぞれのストローブ信号
で利用可能な前記第１の装置からのデータを、前記バッ
ファ・レジスタのうちから選択されたレジスタに固定し
た順序でロードさせるために使用される活動ロード信号
とを生成するための復号手段、前記活動ロード信号に応じて、前記第１の装置からのデ
ータを選択的に前記バッファ・レジスタにゲートするた
めのゲート手段、前記ストローブ信号とクロック信号、及び前記カウント
手段が取る値を示す信号に応答して、前記第１の装置か
らのデータを含む前記バッファ・レジスタと、それらが
ロードされる順序とを記録する記憶手段、及び前記記憶手段、ならびにカウント手段が取る値を示す信
号に応答して、データが前記第１の装置によって供給さ
れたのと同じ順序で前記第２の装置に供給されるような
方式で、前記バッファ・レジスタからのデータを前記第
２の装置に選択的にゲートする選択装置を含むことを特徴とする同期回路。
【請求項２】前記カウント手段が、最初の値（１）から最終の値Ｒ×Ｌ（ただしＬ＝Ｒ＋
１）まで信号中のストローブによって増分されて、Ｌ組
のＲ個の値１〜Ｒ、Ｒ＋１〜２×Ｒ、．．．（Ｌ−１）
×Ｒ＋１〜Ｒ×Ｌを定義するモジューロＲ×Ｌカウンタ
を含み、該カウンタが取る値に復号装置が応答して、Ｌ組の値の
うち第１、第２、第３、．．．及び最後の値に応答して
順次活動状態になり、出力バス上で受け取ったデータを
ゲート手段によってそれぞれ第１、第２、第３、．．．
及び最後のバッファ・レジスタにゲートさせるＲ個のロ
ード信号を生成する、ことを特長とする特許請求の範囲第１項に記載の周期回
路。