JPH0622245B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0622245B2 JPH0622245B2 JP61102638A JP10263886A JPH0622245B2 JP H0622245 B2 JPH0622245 B2 JP H0622245B2 JP 61102638 A JP61102638 A JP 61102638A JP 10263886 A JP10263886 A JP 10263886A JP H0622245 B2 JPH0622245 B2 JP H0622245B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、薄膜トランジスタの製造方法に係り、特に自
己整合型の薄膜トランジスタに関する。
己整合型の薄膜トランジスタに関する。
半導体層としてアモルファスシリコン薄膜等の薄膜層を
用いた薄膜トランジスタは、ガラス基板のように低廉な
大面積基板上に２次元的に集積してアクティブマトリク
スにまとめられ、これと液晶等と組み合わせて、パネル
型ディスプレイを実現する等、近年注目を集めているデ
バイスである。
用いた薄膜トランジスタは、ガラス基板のように低廉な
大面積基板上に２次元的に集積してアクティブマトリク
スにまとめられ、これと液晶等と組み合わせて、パネル
型ディスプレイを実現する等、近年注目を集めているデ
バイスである。
従来の薄膜トランジスタの素子構造の代表例としては、
第２図に示す如く、ゲート電極とソース・ドレイン電極
とを、半導体活性層に対して、異なる側に形成するスタ
ガ構造があげられる。
第２図に示す如く、ゲート電極とソース・ドレイン電極
とを、半導体活性層に対して、異なる側に形成するスタ
ガ構造があげられる。
かかる構造の薄膜トランジスタは、例えばガラス基板１
０１上にゲート電極１０２を形成し、この上にゲート絶
縁膜１０３を形成した後、半導体活性層としてのアモル
ファスシリコンｉ層１０４およびオーミック接触（形
成）層としてのアモルファスシリコンｎ＋層１０５を形
成して、最後にソース電極１０６およびドレイン電極１
０７を形成することによって作成される。
０１上にゲート電極１０２を形成し、この上にゲート絶
縁膜１０３を形成した後、半導体活性層としてのアモル
ファスシリコンｉ層１０４およびオーミック接触（形
成）層としてのアモルファスシリコンｎ＋層１０５を形
成して、最後にソース電極１０６およびドレイン電極１
０７を形成することによって作成される。
ここで、ソースおよびドレイン電極の内方の端縁がゲー
ト電極の端縁の外方にあると、チャネルができない部分
が生じて該トランジスタはオフのままであり、内方にく
るとソースドレイン電極がゲート電極とオーバーラップ
するため、両者の間の結合容量が増大して応答速度が遅
くなるとう問題が生じてくる。
ト電極の端縁の外方にあると、チャネルができない部分
が生じて該トランジスタはオフのままであり、内方にく
るとソースドレイン電極がゲート電極とオーバーラップ
するため、両者の間の結合容量が増大して応答速度が遅
くなるとう問題が生じてくる。
従って、ソース電極およびドレイン電極のパターニング
に際して、ソースおよびドレイン電極の内方の端縁がゲ
ート電極の端縁と一致し整合しているのが望ましく、マ
スクアライメントに高い精度が要求される。
に際して、ソースおよびドレイン電極の内方の端縁がゲ
ート電極の端縁と一致し整合しているのが望ましく、マ
スクアライメントに高い精度が要求される。
そこで、本発明者は、高精度のマスクアライメントを必
要とすることなく、ゲート電極とソース・ドレイン電極
のオーバラックによる寄生容量を減少させ応答速度の速
い薄膜トランジスタを提供することを目的として、次に
示すような構造を提案している。（特願５９−２６１５
１８） この薄膜トランジスタは、第３図に示す如く、ソース・
ドレイン領域に対応する部分のアモルファスシリｎ＋層
（オーミック接触形成層）が、これらの間に介在せしめ
られた上記絶縁膜によって規定され、ソース・ドレイン
領域の内方の端縁とゲート電極の端縁とが一致するよう
に構成されている。
要とすることなく、ゲート電極とソース・ドレイン電極
のオーバラックによる寄生容量を減少させ応答速度の速
い薄膜トランジスタを提供することを目的として、次に
示すような構造を提案している。（特願５９−２６１５
１８） この薄膜トランジスタは、第３図に示す如く、ソース・
ドレイン領域に対応する部分のアモルファスシリｎ＋層
（オーミック接触形成層）が、これらの間に介在せしめ
られた上記絶縁膜によって規定され、ソース・ドレイン
領域の内方の端縁とゲート電極の端縁とが一致するよう
に構成されている。
製造に際しては、まず、第４図（ａ）に示す如く、透光
性のガラス基板２０１上にクロム層からなるゲート電極
２０２をパターニングした後、ゲート絶縁膜２０３とし
ての酸化シリコン膜を形成する。
性のガラス基板２０１上にクロム層からなるゲート電極
２０２をパターニングした後、ゲート絶縁膜２０３とし
ての酸化シリコン膜を形成する。
次いで、第４図（ｂ）に示す如く、半導体活性層として
アモルファスシリコンｉ層２０４を形成する。
アモルファスシリコンｉ層２０４を形成する。
そして、酸化シリコン層２０６の堆積後、ポジレジスト
２０９を塗布した状態で、第４図（ｃ）に示す如く基板
側から露光し、ゲート電極２の像Ｇを該ポジレジスト２
０９内に結像せしめる。
２０９を塗布した状態で、第４図（ｃ）に示す如く基板
側から露光し、ゲート電極２の像Ｇを該ポジレジスト２
０９内に結像せしめる。
続いて、該ポジレジスト２０９の現像および酸化シリコ
ン膜のエッチングを経て、第４図（ｄ）に示す如くポジ
レジストパターン２０９および上部絶縁膜２０６が形成
される。
ン膜のエッチングを経て、第４図（ｄ）に示す如くポジ
レジストパターン２０９および上部絶縁膜２０６が形成
される。
更に、第４図（ｅ）に示す如くオーミック接触形成層２
０５としてのアモルファスシリコンｎ＋層およびソース
・ドレイン電極形成用の薄いクロム層２０８′を形成す
る。
０５としてのアモルファスシリコンｎ＋層およびソース
・ドレイン電極形成用の薄いクロム層２０８′を形成す
る。
この後、第４図（ｆ）に示す如く、リフトオフ法によ
り、該上部絶縁膜２０６上すなわちゲート電極２の上部
のアモルファスシリコン ｎ＋層２０５およびクロム
層２０８′を除去し、オーミック接触形成層およびソー
ス・ドレイン電極２０７，２０８のパターニングを行
う。
り、該上部絶縁膜２０６上すなわちゲート電極２の上部
のアモルファスシリコン ｎ＋層２０５およびクロム
層２０８′を除去し、オーミック接触形成層およびソー
ス・ドレイン電極２０７，２０８のパターニングを行
う。
そして最後に、ソース・ドレイン電極配線用のアルミニ
ウム層を形成後、フォトリソ法によりパターニングし
て、前記オーミック接触層および半導体活性層の外縁を
除去すると共にソース・ドレイン電極配線２１０を形成
する。
ウム層を形成後、フォトリソ法によりパターニングし
て、前記オーミック接触層および半導体活性層の外縁を
除去すると共にソース・ドレイン電極配線２１０を形成
する。
ここで、ソース・ドレイン電極２０７，２０８と電極配
線２１０を別工程で形成したのは、次のような理由によ
る。すなわちリフトオフ法によるパターニング工程で
は、レジストバターンよりも十分に薄い膜のパターニン
グしかできないため、ここで、同時にアモルファスシリ
コンｎ＋層とクロム層とをリフトオフするには、クロム
層は薄くしなければなない。ソース・ドレイン電極とし
ては、ある程度薄い層でも良いが、配線が長くなる場合
は、抵抗が増大するため、相当の膜厚が必要となる。そ
こで、上述の様な方法がとられている。
線２１０を別工程で形成したのは、次のような理由によ
る。すなわちリフトオフ法によるパターニング工程で
は、レジストバターンよりも十分に薄い膜のパターニン
グしかできないため、ここで、同時にアモルファスシリ
コンｎ＋層とクロム層とをリフトオフするには、クロム
層は薄くしなければなない。ソース・ドレイン電極とし
ては、ある程度薄い層でも良いが、配線が長くなる場合
は、抵抗が増大するため、相当の膜厚が必要となる。そ
こで、上述の様な方法がとられている。
しかしながら、この方法では、ソース・ドレイン電極
（配線）の形成に、２回の金属膜形成工程が必要であ
り、工数が増大し作業性が悪いという欠点があった。
（配線）の形成に、２回の金属膜形成工程が必要であ
り、工数が増大し作業性が悪いという欠点があった。
本発明は、前記実情に鑑みてなされたもので、自己整合
型の薄膜トランジスタの製造に際し、工程を低減し、製
造を容易にすることを目的とする。
型の薄膜トランジスタの製造に際し、工程を低減し、製
造を容易にすることを目的とする。
そこで、本発明ではソースおよびドレイン領域に対応す
る部分のアモルファスシリコンｉ層上に形成される接触
層である高濃度にドープされたアモルファスシリコン層
の内縁が、これらアモルファスシリコンｉ層と高濃度に
ドープされたアモルファスシリコン層の間に介在せしめ
られた上部絶縁膜によって規定され、ソースおよびドレ
イン領域の内方の端縁とゲート電極の端縁とが一致する
ように形成されたスタガ構造の薄膜トランジスタのソー
ス・ドレイン電極の形成工程が、金属膜の成膜工程と、
前記アモルファスシリコン層表面に反応層（金属拡散
層）を形成すべく加熱する熱処理工程と、フォトリソグ
ラフィ法により前記金属膜を選択的に除去しソース、ド
レイン電極をパターニングするパターニング工程とを含
むようにしている。
る部分のアモルファスシリコンｉ層上に形成される接触
層である高濃度にドープされたアモルファスシリコン層
の内縁が、これらアモルファスシリコンｉ層と高濃度に
ドープされたアモルファスシリコン層の間に介在せしめ
られた上部絶縁膜によって規定され、ソースおよびドレ
イン領域の内方の端縁とゲート電極の端縁とが一致する
ように形成されたスタガ構造の薄膜トランジスタのソー
ス・ドレイン電極の形成工程が、金属膜の成膜工程と、
前記アモルファスシリコン層表面に反応層（金属拡散
層）を形成すべく加熱する熱処理工程と、フォトリソグ
ラフィ法により前記金属膜を選択的に除去しソース、ド
レイン電極をパターニングするパターニング工程とを含
むようにしている。
すなわち、本発明の薄膜トランジスタの製造方法では、
例えばまず、透光性の基板上にゲート電極、ゲート絶縁
膜およびアモルファスシリコンｉ層（半導体活性層）を
順次、通常の方法によって形成する。
例えばまず、透光性の基板上にゲート電極、ゲート絶縁
膜およびアモルファスシリコンｉ層（半導体活性層）を
順次、通常の方法によって形成する。
次いで、該アモルファスシリコンｉ層上に上部絶縁膜を
形成し、この上層にポジレジストを塗布した後に基板側
から露光することにより、ゲート電極による像を該ポジ
レジスト上に結像せしめ、セルフアライメントによる上
部絶縁膜（チャネル絶縁膜）パターンを形成する。
形成し、この上層にポジレジストを塗布した後に基板側
から露光することにより、ゲート電極による像を該ポジ
レジスト上に結像せしめ、セルフアライメントによる上
部絶縁膜（チャネル絶縁膜）パターンを形成する。
そして、ポジレジストパターンを残したままこの上層に
アモルファスシリコンｎ＋層を形成し、リフトオフ法に
よりオジレジストパターンと共に、上部絶縁膜上のアモ
ルファスシリコンｎ＋層を除去する。
アモルファスシリコンｎ＋層を形成し、リフトオフ法に
よりオジレジストパターンと共に、上部絶縁膜上のアモ
ルファスシリコンｎ＋層を除去する。
続いて、電極金属層を所望の厚さに成膜し、熱処理によ
り、下地とアモルファスシリコンｎ＋層と電極金属層と
の間に界面反応を生ぜしめ金属拡散層を形成する。
り、下地とアモルファスシリコンｎ＋層と電極金属層と
の間に界面反応を生ぜしめ金属拡散層を形成する。
そして最後に、通常のフォトリソグラフィ工程によって
電極金属層を選択的に除去しソース・ドレイン電極のパ
ターニングを行なう。このとき、上記金属拡散層は、電
極金属層のエッチング液にはおかされることなくアモル
ファスシリコンｎ＋層表面に残留し、実質的にリフトオ
フ工程で形成するのと同様の薄い低抵抗層が形成されて
いる。従ってソース・ドレイン電極がチャネル部分より
離れても、電極とチャネル部間の抵抗は充分低く保たれ
る。従って、ソース・ドレイン電極のパターン精度はあ
まり高精度である必要がなく、ソース・ドレイン電極と
上部絶縁膜との間に隙間ができていても、その隙間には
金属拡散層が存在しており、その隙間にも良好に電圧が
印加されるため、動作特性は極めて良好となる。逆に、
ソースドレイン電極の端縁とゲート電極とが重なってい
ると、従来技術で説明したように寄生容量が発生するた
め好ましくない。
電極金属層を選択的に除去しソース・ドレイン電極のパ
ターニングを行なう。このとき、上記金属拡散層は、電
極金属層のエッチング液にはおかされることなくアモル
ファスシリコンｎ＋層表面に残留し、実質的にリフトオ
フ工程で形成するのと同様の薄い低抵抗層が形成されて
いる。従ってソース・ドレイン電極がチャネル部分より
離れても、電極とチャネル部間の抵抗は充分低く保たれ
る。従って、ソース・ドレイン電極のパターン精度はあ
まり高精度である必要がなく、ソース・ドレイン電極と
上部絶縁膜との間に隙間ができていても、その隙間には
金属拡散層が存在しており、その隙間にも良好に電圧が
印加されるため、動作特性は極めて良好となる。逆に、
ソースドレイン電極の端縁とゲート電極とが重なってい
ると、従来技術で説明したように寄生容量が発生するた
め好ましくない。
このように、ソース・ドレイン電極のパターニングに先
立ち、熱処理を施すことによりアモルファスシリコンｎ
＋層と電極金属層との間に界面反応を生ぜしめ、アモル
ファスシリコンｎ＋層上にのみパターニング工程で不溶
な金属拡散層を形成しておくことにより、成膜工程を増
大せしめることなく極めて容易に製造できる。しかも、
オンオフ特性および応答速度ともに従来例のリフトオフ
法により薄い金属層を形成したのと同様の効果を得るこ
とができる。
立ち、熱処理を施すことによりアモルファスシリコンｎ
＋層と電極金属層との間に界面反応を生ぜしめ、アモル
ファスシリコンｎ＋層上にのみパターニング工程で不溶
な金属拡散層を形成しておくことにより、成膜工程を増
大せしめることなく極めて容易に製造できる。しかも、
オンオフ特性および応答速度ともに従来例のリフトオフ
法により薄い金属層を形成したのと同様の効果を得るこ
とができる。
以下、本発明の実施例について、図面を参照しつつ詳細
に説明する。
に説明する。
第１図（ａ）乃至（ｈ）は、本発明実施例の薄膜トラン
ジスタの製造工程図である。
ジスタの製造工程図である。
まず、透光性のガラス基板１上にクロム（Ｃｒ）蒸着膜
を形成した後、これをフォトリソエッチング法によりパ
ターニングし、ゲート電極２を形成する。
を形成した後、これをフォトリソエッチング法によりパ
ターニングし、ゲート電極２を形成する。
次いで、第１図（ａ）に示す如く、ＣＶＤ法により、ゲ
ート絶縁膜３としての酸化シリコン膜を成膜する。
ート絶縁膜３としての酸化シリコン膜を成膜する。
そして、第１図（ｂ）に示す如く、モノシラン（ＳｉＨ
４）の高周波グロー放電分解法により膜厚３００〜４０
０Åのアモルファスシリコンｉ層４を成膜する。
４）の高周波グロー放電分解法により膜厚３００〜４０
０Åのアモルファスシリコンｉ層４を成膜する。
続いて、第１図（ｃ）に示す如く、上部絶縁膜６として
ポリイミド膜を形成した後、ポジレジスト（東京応化製
のＯＦＰＲ−８００）を塗布した状態で基板側から露光
し、ゲート電極２の像Ｇを該ポジレジスト９内に結像せ
しめる。
ポリイミド膜を形成した後、ポジレジスト（東京応化製
のＯＦＰＲ−８００）を塗布した状態で基板側から露光
し、ゲート電極２の像Ｇを該ポジレジスト９内に結像せ
しめる。
更に、該ポジレジスト９の現像を行ない、これによって
得られたポジレジストパターン９をマスクとしてポリイ
ミド膜をパターニングし、第１図（ｄ）に示す如く上部
絶縁膜６を形成する。
得られたポジレジストパターン９をマスクとしてポリイ
ミド膜をパターニングし、第１図（ｄ）に示す如く上部
絶縁膜６を形成する。
この後、該ポジレジストパターン９をそのままにして、
モノシランの高周波グロー放電分解により第１図（ｅ）
に示す如く、約６００Åのアモルファスシリコンｎ＋層
を堆積する。このときドープングガスとしてはフォスフ
ア（ＰＨ３）を用いる。
モノシランの高周波グロー放電分解により第１図（ｅ）
に示す如く、約６００Åのアモルファスシリコンｎ＋層
を堆積する。このときドープングガスとしてはフォスフ
ア（ＰＨ３）を用いる。
続いて、リフトオフ法により、該ポジレジストパターン
９と共に、このパターンの上層にある該アモルファスシ
リコンｎ＋層を選択的に除去する（第１図（ｆ））。
９と共に、このパターンの上層にある該アモルファスシ
リコンｎ＋層を選択的に除去する（第１図（ｆ））。
そして、真空蒸着により、膜厚１μｍのアルミニウム蒸
着膜７′を形成し、２００℃３０分間の熱処理を経て、
第１図（ｇ）に示す如く前記アモルファスシリコンｎ＋
層との界面にのみアルミニウムシリサイド（ＡｌＳｉ）
層10を形成せしめる。
着膜７′を形成し、２００℃３０分間の熱処理を経て、
第１図（ｇ）に示す如く前記アモルファスシリコンｎ＋
層との界面にのみアルミニウムシリサイド（ＡｌＳｉ）
層10を形成せしめる。
最後に、通常のフォトリソエッチング法により第１図
(h)に示す如く、アルミニウム蒸着膜７′をパターニン
グし、ソース。ドレイン電極および配線層７，８を形成
すると共にアモルファスシリコンｉ層ｎ＋層およびＡｌ
Ｓｉ層の外縁をエッチング除去する。
(h)に示す如く、アルミニウム蒸着膜７′をパターニン
グし、ソース。ドレイン電極および配線層７，８を形成
すると共にアモルファスシリコンｉ層ｎ＋層およびＡｌ
Ｓｉ層の外縁をエッチング除去する。
かかる方法によれば、ゲート電極とソース・ドレイン電
極とのオーバラップがなく、応答速度の速い薄膜トラン
ジスタの形成が、高精度のマスクアライメントを必要と
することなく容易に可能となる。
極とのオーバラップがなく、応答速度の速い薄膜トラン
ジスタの形成が、高精度のマスクアライメントを必要と
することなく容易に可能となる。
このように、ソース・ドレイン電極のパターン精度はあ
まり高精度である必要がなく、ソース・ドレイン電極と
上部絶縁膜との間に隙間ができていても、その隙間には
金属拡散層が存在しており、その隙間にも良好に電圧が
印加されるため、動作特性は極めて良好となる。
まり高精度である必要がなく、ソース・ドレイン電極と
上部絶縁膜との間に隙間ができていても、その隙間には
金属拡散層が存在しており、その隙間にも良好に電圧が
印加されるため、動作特性は極めて良好となる。
逆に、ソースドレイン電極の端縁とゲート電極とが重な
っていると、従来技術で説明したように寄生容量が発生
する。従って、隙間が形成されるようにやや小さめにソ
ースドレイン電極を形成するのが望ましい。
っていると、従来技術で説明したように寄生容量が発生
する。従って、隙間が形成されるようにやや小さめにソ
ースドレイン電極を形成するのが望ましい。
また、リフトオフによるソース・ドレイン電極の薄いコ
ンタクト（金属）層の形成が不要となり工数が低減され
る。ここで、ソース・ドレイン電極９，１０のチャネル
部分との間が、わずかに離間していても低抵抗のＡｌＳ
ｉ層が整合しているため、ソース・ドレイン電極とチャ
ネル部分の抵抗は充分に低く保たれ得る。
ンタクト（金属）層の形成が不要となり工数が低減され
る。ここで、ソース・ドレイン電極９，１０のチャネル
部分との間が、わずかに離間していても低抵抗のＡｌＳ
ｉ層が整合しているため、ソース・ドレイン電極とチャ
ネル部分の抵抗は充分に低く保たれ得る。
なお、実施例では、ソース・ドレイン電極形成用の金属
膜としてアルミニウムを用いがアルミニウムに限定され
ることなく、金（Ａｕ），クロム（Ｃｒ），ニッケル
（Ｎｉ），タングステン（Ｗ）、モリブデン（Ｍｏ）
等、他の材料でも良いことはいうまでもない。ただし、
これらの材料のうちでも、シリコンと低温で反応する材
料がより望ましい。
膜としてアルミニウムを用いがアルミニウムに限定され
ることなく、金（Ａｕ），クロム（Ｃｒ），ニッケル
（Ｎｉ），タングステン（Ｗ）、モリブデン（Ｍｏ）
等、他の材料でも良いことはいうまでもない。ただし、
これらの材料のうちでも、シリコンと低温で反応する材
料がより望ましい。
また、ゲート電極についても、クロムの他、ニッケル
（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）な
ど、他の材料から適宜選択可能である。
（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）な
ど、他の材料から適宜選択可能である。
更に、上部絶縁膜としては、ポリイミド膜の他、酸化シ
リコン膜等、他の材料の使用も可能である。
リコン膜等、他の材料の使用も可能である。
以上説明してきたように、本発明の方法によれば、ソー
ス・ドレイン領域へのオーミック接触層が絶縁膜を隔て
て形成される薄膜トランジスタのソース・ドレイン電極
を形成するに際し、金属膜を成膜した後パターニングに
先立ち、熱処理を行なうことにより、オーミック接触層
と金属膜との間に界面反応を生ぜしめ、金属膜のパター
ニングに対して不溶な低抵抗層である金属拡散層を形成
しているため、１回の金属膜成膜工程で、極めて容易に
作業性良く、オーミック接触層と整合した薄い低抵抗層
が形成され、信頼性の高い薄膜トランジスタが提供され
る。
ス・ドレイン領域へのオーミック接触層が絶縁膜を隔て
て形成される薄膜トランジスタのソース・ドレイン電極
を形成するに際し、金属膜を成膜した後パターニングに
先立ち、熱処理を行なうことにより、オーミック接触層
と金属膜との間に界面反応を生ぜしめ、金属膜のパター
ニングに対して不溶な低抵抗層である金属拡散層を形成
しているため、１回の金属膜成膜工程で、極めて容易に
作業性良く、オーミック接触層と整合した薄い低抵抗層
が形成され、信頼性の高い薄膜トランジスタが提供され
る。
第１図（ａ）乃至（ｈ）は、本発明実施例の薄膜トラン
ジスタの製造工程図、第２図は、従来のスタガ構造の薄
膜トランジスタの構造を示す図、第３図は、従来の薄膜
トランジスタの改良例を示す図、第４図（ａ）乃至
（ｆ）は、同薄膜トランジスタの製造工程図である。 １，１０１，２０１……ガラス基板、２，１０２，２０
２……ゲート電極、３，１０３，２０３……ゲート絶縁
膜、４，１０４，２０４……半導体活性層、５，１０
５，２０５……オーミック接触層、１０６……ソース電
極、１０７……ドレイン電極、６，２０６……上部絶縁
膜、７，２０７……ソース電極、８，２０８……ドレイ
ン電極、９，２０９……ポジレジスト、１０，２１０…
…アルミニウムシリサイド層（金属拡散層）。
ジスタの製造工程図、第２図は、従来のスタガ構造の薄
膜トランジスタの構造を示す図、第３図は、従来の薄膜
トランジスタの改良例を示す図、第４図（ａ）乃至
（ｆ）は、同薄膜トランジスタの製造工程図である。 １，１０１，２０１……ガラス基板、２，１０２，２０
２……ゲート電極、３，１０３，２０３……ゲート絶縁
膜、４，１０４，２０４……半導体活性層、５，１０
５，２０５……オーミック接触層、１０６……ソース電
極、１０７……ドレイン電極、６，２０６……上部絶縁
膜、７，２０７……ソース電極、８，２０８……ドレイ
ン電極、９，２０９……ポジレジスト、１０，２１０…
…アルミニウムシリサイド層（金属拡散層）。
Claims (2)
- 【請求項１】基板表面にゲート電極を形成するゲート電
極形成工程と、 前記ゲート電極の上層にゲート絶縁膜を形成するゲート
絶縁膜形成工程と、 前記ゲート絶縁膜の上層にアモルファスシリコン層を形
成するアモルファスシリコン層形成工程と、 前記アモルファスシリコン層の上層に絶縁層およびポジ
レジスト層を形成し、前記基板の裏面側から露光および
現像を行い前記ゲート電極パターンに整合したレジスト
パターンを形成し、前記レジストパターンをマスクとし
て前記絶縁層をエッチングし、チャネル絶縁膜のパター
ニングを行うチャネル絶縁膜形成工程と、 前記レジストパターンを残したままで、高濃度にドープ
されたアモルファスシリコン層を形成した後、前記レジ
ストパターンとともに前記レジストパターン上の前記高
濃度にドープされたアモルファスシリコン層を除去する
リフトオフ工程と、 前記基板表面全体に金属層を形成する金属層形成工程
と、 熱処理により前記金属層と前記高濃度にドープされたア
モルファスシリコン層との界面に界面反応を生ぜしめ金
属拡散層を形成する熱処理工程と、 フォトリソグラフィ法により、前記金属拡散層が残留す
るようなエッチング条件で、前記金属層を選択的に除去
しソース・ドレイン電極を形成するソース・ドレイン電
極形成工程とを含むことを特徴とする薄膜トランジスタ
の製造方法。 - 【請求項２】前記金属層はアルミニウム層からなり、 前記金属拡散層は、アルミニウム−シリコン（Ａｌ−Ｓ
ｉ）層であることを特徴とする特許請求の範囲第(1) 項
記載の薄膜トランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61102638A JPH0622245B2 (ja) | 1986-05-02 | 1986-05-02 | 薄膜トランジスタの製造方法 |
| US07/043,424 US4788157A (en) | 1986-05-02 | 1987-04-28 | Method of fabricating a thin film transistor |
| JP51A JPH06163903A (ja) | 1986-05-02 | 1993-08-02 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61102638A JPH0622245B2 (ja) | 1986-05-02 | 1986-05-02 | 薄膜トランジスタの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51A Division JPH06163903A (ja) | 1986-05-02 | 1993-08-02 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62259471A JPS62259471A (ja) | 1987-11-11 |
| JPH0622245B2 true JPH0622245B2 (ja) | 1994-03-23 |
Family
ID=14332782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61102638A Expired - Lifetime JPH0622245B2 (ja) | 1986-05-02 | 1986-05-02 | 薄膜トランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4788157A (ja) |
| JP (1) | JPH0622245B2 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5166086A (en) * | 1985-03-29 | 1992-11-24 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor array and method of manufacturing same |
| US5306648A (en) * | 1986-01-24 | 1994-04-26 | Canon Kabushiki Kaisha | Method of making photoelectric conversion device |
| JPH0680685B2 (ja) * | 1986-12-29 | 1994-10-12 | 日本電気株式会社 | 薄膜トランジスタとその製造方法 |
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| US4918504A (en) * | 1987-07-31 | 1990-04-17 | Nippon Telegraph And Telephone Corporation | Active matrix cell |
| JPH0611060B2 (ja) * | 1987-08-21 | 1994-02-09 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
| JP2659976B2 (ja) * | 1988-01-19 | 1997-09-30 | 株式会社東芝 | 薄膜トランジスタとその製造方法 |
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| KR101826912B1 (ko) | 2011-11-07 | 2018-02-08 | 인텔렉츄얼 키스톤 테크놀로지 엘엘씨 | 광전변환소자 및 그 제조 방법 |
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-
1986
- 1986-05-02 JP JP61102638A patent/JPH0622245B2/ja not_active Expired - Lifetime
-
1987
- 1987-04-28 US US07/043,424 patent/US4788157A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62259471A (ja) | 1987-11-11 |
| US4788157A (en) | 1988-11-29 |
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