JPH0628282B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
- Publication number
- JPH0628282B2 JPH0628282B2 JP59196308A JP19630884A JPH0628282B2 JP H0628282 B2 JPH0628282 B2 JP H0628282B2 JP 59196308 A JP59196308 A JP 59196308A JP 19630884 A JP19630884 A JP 19630884A JP H0628282 B2 JPH0628282 B2 JP H0628282B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- sio
- predetermined
- layer portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の製造方法に関するものであって、
VLSIにおける素子分離領域を形成するのに用いて最
適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device,
It is optimal for forming an element isolation region in VLSI.
従来の技術 従来、VLSIにおける素子分離領域を形成する方法と
しては、選択酸化法(LOCOS法)が一般に用いられ
ている。このLOCOS法によれば、第2A図に示すよ
うに、まず例えばp型のシリコン基板1上に膜厚が50
0Å程度のSiO2膜2を形成し、次いでこのSiO2膜2上に
Si3N4膜3(酸化防止膜)を選択的に形成した後、この
Si3N4膜3をマスクとして、後述のチャネル・ストッパ
5形成用の不純物(例えばホウ素B)をSiO2膜2を介し
てシリコン基板1中にイオン注入する(シリコン基板1
中の注入不純物をで表す)。次に上記Si3N4膜3をマ
スクとして熱酸化を行うことにより、第2B図に示すよ
うに、シリコン基板1に厚いSiO2膜4(フィールドSiO2
膜)を形成する。なおこの熱酸化の際には、シリコン基
板1中に注入された上記不純物が電気的に活性化される
と共に深さ方向に拡散される結果、SiO2膜4の下方にp
+型のチャネル・ストッパ5が形成される。この後、Si
3N4膜3をエッチング除去した後、SiO2膜2,4をエッ
チングして第2C図に示す形状とする。2. Description of the Related Art Conventionally, a selective oxidation method (LOCOS method) is generally used as a method for forming an element isolation region in VLSI. According to this LOCOS method, as shown in FIG. 2A, first, for example, a film thickness of 50 is formed on the p-type silicon substrate 1.
Forming a SiO 2 film 2 of about 0 Å, then on the SiO 2 film 2
After selectively forming the Si 3 N 4 film 3 (antioxidation film),
Using the Si 3 N 4 film 3 as a mask, impurities (for example, boron B) for forming a channel stopper 5 described later are ion-implanted into the silicon substrate 1 through the SiO 2 film 2 (silicon substrate 1).
Injected impurities are represented by. Next, thermal oxidation is performed using the Si 3 N 4 film 3 as a mask, and as shown in FIG. 2B, the thick SiO 2 film 4 (field SiO 2 film) is formed on the silicon substrate 1.
Film) is formed. During the thermal oxidation, the impurities injected into the silicon substrate 1 are electrically activated and diffused in the depth direction. As a result, p is formed below the SiO 2 film 4.
A + type channel stopper 5 is formed. After this, Si
After removing the 3 N 4 film 3 by etching, the SiO 2 films 2 and 4 are etched into the shape shown in FIG. 2C.
ところが、上記熱酸化の際には、シリコン基板1の表面
と垂直方向のみならず、この表面と平行な方向にも酸化
が進行するため、SiO2膜4の端部にいわゆるバーズビー
ク4a(第2B図参照)が形成される。このバーズビー
ク4aは上記SiO2膜4の膜厚に比例して大きくなるのみ
ならず、その表面の傾斜が緩やかであるため、シリコン
基板1の素子形成領域1aに形成されるトランジスタ等
の素子のチャネル幅が実際のマスク寸法(紙面における
Si3N4膜3の幅に対応する)よりも小さくなり、その結
果、LSIの性能の低下を招いてしまうという欠点があ
る。特に、VLSIを製造する場合において、Si3N4膜
3の幅を例えば1.0 μm以下程度に微細化すると、第3
A図〜第3C図から明らかなように、バーズビーク4a
の発生により素子の高密度化が阻まれてしまう。However, during the thermal oxidation, the oxidation progresses not only in the direction perpendicular to the surface of the silicon substrate 1 but also in the direction parallel to this surface, so that the so-called bird's beak 4a (second B2B) is formed at the end of the SiO 2 film 4. (See the figure) is formed. This bird's beak 4a not only becomes larger in proportion to the film thickness of the SiO 2 film 4 but also has a gentle slope on its surface, so that the channel of an element such as a transistor formed in the element forming region 1a of the silicon substrate 1 is formed. The width is the actual mask size (in the paper
The width of the Si 3 N 4 film 3 is smaller than the width of the Si 3 N 4 film 3), and as a result, the performance of the LSI is deteriorated. In particular, in the case of manufacturing VLSI, if the width of the Si 3 N 4 film 3 is reduced to, for example, 1.0 μm or less,
As is clear from FIGS. A to 3C, bird's beak 4a
Due to the occurrence of, the density of the device is prevented from increasing.
なお本発明とはその目的が異なるが、特開昭56-70644号
公報に開示されている方法が本発明と関連する先行技術
として挙げられる。この方法によれば、第4図に示すよ
うに、まずシリコン基板1上に形成されたSiO2膜2上に
多結晶シリコン膜8を形成し、次いでこの多結晶シリコ
ン膜8上にSi3N4膜3を部分的に形成した後に、このS
i3N4膜3をマスクとして多結晶シリコン膜8を介し
てホウ素をイオン注入し、次いで熱酸化を行っている。
そしてこの方法によれば、上記熱酸化時に生ずる応力が
多結晶シリコン膜8により緩和され、その結果シリコン
基板1中に結晶欠陥が発生するのを防止することが可能
であるとされている。Although the object is different from that of the present invention, the method disclosed in JP-A-56-70644 is cited as a prior art related to the present invention. According to this method, as shown in FIG. 4, first, a polycrystalline silicon film 8 is formed on the SiO 2 film 2 formed on the silicon substrate 1, and then Si 3 N is formed on the polycrystalline silicon film 8. 4 After partially forming the film 3, the S
Boron is ion-implanted through the polycrystalline silicon film 8 using the i 3 N 4 film 3 as a mask, and then thermal oxidation is performed.
According to this method, the stress generated at the time of the thermal oxidation is relaxed by the polycrystalline silicon film 8, and as a result, it is possible to prevent the generation of crystal defects in the silicon substrate 1.
しかし、上記先行技術においては、多結晶シリコン膜8
のうちのSi3N4膜3の下方に位置する部分とそれ以
外の部分とで膜厚が実質的に互いに同一である。したが
って、熱酸化時に生ずる応力を多結晶シリコン膜8のう
ちのSi3N4膜3の下方に位置する部分で充分に緩和
し得るように、多結晶シリコン膜8の膜厚を充分に大き
くしようとすれば、 シリコン基板1は膜厚の大きい多結晶シリコン膜8を
介して酸素を供給されなければならないので、シリコン
基板1の選択酸化を簡単かつ確実に行うことができな
い。However, in the above-mentioned prior art, the polycrystalline silicon film 8
Among these, the film thickness of the portion located below the Si 3 N 4 film 3 and the other portion are substantially the same. Therefore, the thickness of the polycrystalline silicon film 8 should be made sufficiently large so that the stress generated during the thermal oxidation can be sufficiently relaxed in the portion of the polycrystalline silicon film 8 located below the Si 3 N 4 film 3. In that case, since the silicon substrate 1 must be supplied with oxygen through the polycrystalline silicon film 8 having a large film thickness, the selective oxidation of the silicon substrate 1 cannot be performed easily and reliably.
ホウ素のイオン注入の際にイオンに膜厚の大きい多結
晶シリコン膜8を通過させなければならないので、イオ
ン注入時の加速エネルギーを大きくしなければ、確実に
イオン注入することができない。Since ions have to pass through the polycrystalline silicon film 8 having a large film thickness during the boron ion implantation, the ions cannot be surely implanted unless the acceleration energy during the ion implantation is increased.
のいう問題が生ずる。したがって、熱酸化時に生ずる応
力を充分に緩和し得るように多結シリコン膜8の膜圧を
充分に大きくすることはできない。Causes the problem. Therefore, the film pressure of the multiple silicon film 8 cannot be sufficiently increased so that the stress generated during the thermal oxidation can be sufficiently relaxed.
発明が解決しようとする問題点 本発明は、上述の問題にかんがみ、素子分離領域を形成
するための従来の半導体装置の製造方法が有する上述の
ような欠点を是正した半導体装置の製造方法を提供する
ことを目的とする。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention In view of the above problems, the present invention provides a method of manufacturing a semiconductor device in which the above-mentioned drawbacks of a conventional method of manufacturing a semiconductor device for forming an element isolation region are corrected. The purpose is to do.
問題点を解決するための手段 本発明に係る半導体装置の製造方法は、半導体基板(例
えばシリコン基板1)上に絶縁膜(例えばSiO2膜2)を
形成する工程と、上記絶縁膜上に所定の半導体層(例え
ば多結晶シリコン膜8)を形成する工程と、上記所定の
半導体層上に酸化防止膜(例えばSi3N4膜3)を形成す
る工程と、上記酸化防止膜をその面方向において選択的
に除去して所定形状にする工程と、上記所定の半導体層
をその面方向において選択的にかつその厚さ方向におい
て途中まで除去して所定の膜厚にすることにより、この
所定の半導体層を上記所定形状にほゞ対応した厚層部分
とこの厚層部分以外の部分から成る薄層部分とに区別す
る工程と、上記所定形状の酸化防止膜をマスクとして熱
酸化を行う工程とをそれぞれ具備している。Means for Solving the Problems A method for manufacturing a semiconductor device according to the present invention includes a step of forming an insulating film (for example, a SiO 2 film 2) on a semiconductor substrate (for example, a silicon substrate 1), and a predetermined process on the insulating film. Forming a semiconductor layer (for example, a polycrystalline silicon film 8) of the above, a step of forming an antioxidant film (for example, Si 3 N 4 film 3) on the predetermined semiconductor layer, In the step of selectively removing the predetermined semiconductor layer into a predetermined shape, the predetermined semiconductor layer is selectively removed in the plane direction and halfway in the thickness direction to obtain a predetermined film thickness. A step of distinguishing the semiconductor layer into a thick layer portion substantially corresponding to the predetermined shape and a thin layer portion formed of a portion other than the thick layer portion; and a step of performing thermal oxidation using the antioxidant film having the predetermined shape as a mask. It has each.
作用 このようにすることによって、半導体基板の表面と平行
な方向への酸化の進行を半導体層により抑制することが
可能であり、また、熱酸化時に生ずる応力を半導体層の
厚層部分で吸収することができ、また、半導体基板には
半導体層の薄層部分を介してイオン注入することがで
き、さらに、熱酸化時には半導体基板に半導体層の薄層
部分を介して酸素を供給することができる。By doing so, the progress of oxidation in the direction parallel to the surface of the semiconductor substrate can be suppressed by the semiconductor layer, and the stress generated during thermal oxidation is absorbed by the thick layer portion of the semiconductor layer. Further, the semiconductor substrate can be ion-implanted through the thin layer portion of the semiconductor layer, and further, oxygen can be supplied to the semiconductor substrate through the thin layer portion of the semiconductor layer during thermal oxidation. .
実施例 以下本発明に係る半導体装置の製造方法の一実施例を図
面を参照しながら説明する。なお以下の第1A図〜第1
D図においては、第2A図〜第2C図と同一部分には同
一の符号を付し、必要に応じてその説明を省略する。EXAMPLE An example of a method of manufacturing a semiconductor device according to the present invention will be described below with reference to the drawings. Note that the following FIG. 1A to FIG.
In FIG. D, the same parts as those in FIGS. 2A to 2C are designated by the same reference numerals, and the description thereof will be omitted as necessary.
まず第1A図に示すように、例えばp型のシリコン基板
1の表面を熱酸化して例えば膜厚25Åの極めて薄いSi
O2膜2を形成し、次いでこのSiO2膜2上にそれぞれCV
D法により例えば膜厚500Åの多結晶シリコン膜8及び
例えば膜厚1000ÅのSi3N4膜3を順次被着形成する。次
にこのSi3N4膜3上にフォトレジスト9を選択的に形成
する。First, as shown in FIG. 1A, for example, the surface of a p-type silicon substrate 1 is thermally oxidized to form an extremely thin Si film having a film thickness of 25 Å, for example.
An O 2 film 2 is formed, and then CV is formed on each SiO 2 film 2.
A polycrystalline silicon film 8 having a film thickness of 500 Å and a Si 3 N 4 film 3 having a film thickness of 1000 Å, for example, are sequentially deposited by the D method. Next, a photoresist 9 is selectively formed on the Si 3 N 4 film 3.
次にこのフォトレジスト9をマスクとしてRIEを行う
ことによって、第1B図に示すように、Si3N4膜3
をエッチングしてその面方向において選択的に除去する
ことにより、所定形状のSi3N4膜3aを形成すると
共に、多結晶シリコン膜8をエッチングしてその面方向
において選択的にかつその厚さ方向において途中まで除
去することにより、多結晶シリコン膜8に部分的に所定
膜厚の薄層部分8aを形成している。したがって、この
多結晶シリコン膜8は、所定形状のSi3N4膜3aに
ほゞ対応した形状の厚層部分8bとこの厚層部分以外の
部分から成る薄層部分8aとに区別される。次にフォト
レジスト9を除去した後、Si3N4膜3aをマスクとし
て、p型不純物、例えばBを多結晶シリコン膜8及びSi
O2膜2を介してシリコン基板1中にイオン注入する。Then, RIE is performed using the photoresist 9 as a mask to remove the Si 3 N 4 film 3 as shown in FIG. 1B.
By etching and selectively removing in the plane direction the Si 3 N 4 film 3a having a predetermined shape, and etching the polycrystalline silicon film 8 selectively in the plane direction and its thickness. By removing it halfway in the direction, a thin layer portion 8a having a predetermined film thickness is partially formed on the polycrystalline silicon film 8. Therefore, the polycrystalline silicon film 8 is divided into a thick layer portion 8b having a shape substantially corresponding to the Si 3 N 4 film 3a having a predetermined shape and a thin layer portion 8a composed of a portion other than this thick layer portion. Next, after removing the photoresist 9, a p-type impurity such as B is added to the polycrystalline silicon film 8 and Si using the Si 3 N 4 film 3a as a mask.
Ions are implanted into the silicon substrate 1 through the O 2 film 2.
次に例えば上記Si3N4膜3aをマスクとして、多結晶シ
リコン膜8及びシリコン基板1を熱酸化することによ
り、第1C図に示すように、厚いSiO2膜4(フィールド
SiO2膜)を形成する。Next, for example, by using the Si 3 N 4 film 3a as a mask, the polycrystalline silicon film 8 and the silicon substrate 1 are thermally oxidized, and as shown in FIG. 1C, a thick SiO 2 film 4 (field
SiO 2 film) is formed.
次にリン酸(H3PO4)を用いたウェットエッチングによ
りSi3N4膜3aを除去し、次いで例えばKOH水溶液を
用いたウェットエッチングにより多結晶シリコン膜8を
除去して第1D図に示す状態とする。この後、半導体装
置、例えばMOS LSIの通常の製造工程に従って工
程を進めて、目的とする半導体装置を完成させる。Next, the Si 3 N 4 film 3a is removed by wet etching using phosphoric acid (H 3 PO 4 ), and then the polycrystalline silicon film 8 is removed by wet etching using, for example, an aqueous KOH solution, as shown in FIG. 1D. State. After that, steps are performed in accordance with a normal manufacturing process of a semiconductor device, for example, a MOS LSI to complete a target semiconductor device.
上述の実施例によれば、SiO2膜2上に多結晶シリコン膜
8を形成し、次いでこの多結晶シリコン膜8上にSi3N4
膜3を形成した後に、このSi3N4膜3をRIEによりエ
ッチングして所定形状のSi3N4膜3aを形成しているの
で、次のような利点がある。即ち、多結晶シリコン膜8
中のO2の拡散係数はSiO2膜中のそれに比べて小さいの
で、第1C図に示す工程においてSi3N4膜3aをマスク
として熱酸化を行う際に、横方向への酸化の進行が抑制
され、その結果バーズビーク4aを従来に比べて小さく
することができる。このため、素子間の最小間隔を従来
に比べて小さくすることが可能であり、従って素子の集
積密度を高くすることが可能である。According to the above-described embodiment, the polycrystalline silicon film 8 is formed on the SiO 2 film 2, and then Si 3 N 4 is formed on the polycrystalline silicon film 8.
Since the Si 3 N 4 film 3 is etched by RIE after forming the film 3 to form the Si 3 N 4 film 3a having a predetermined shape, the following advantages can be obtained. That is, the polycrystalline silicon film 8
Since the diffusion coefficient of O 2 in the inside is smaller than that in the SiO 2 film, when the thermal oxidation is carried out using the Si 3 N 4 film 3a as a mask in the process shown in FIG. As a result, the bird's beak 4a can be made smaller than that of the conventional one. Therefore, the minimum distance between the elements can be made smaller than that of the conventional one, and thus the integration density of the elements can be increased.
またシリコン基板1の表面にシリコンよりも熱膨脹係数
が約1桁小さいSiO2膜2を形成し、このSiO2膜2上に多
結晶シリコン膜8を形成すると共に、この多結晶シリコ
ン膜8のうちのSi3N4膜3aの下方は厚層部分8b
としたので、第1C図に示す工程において行う熱酸化時
に生ずる応力をこの厚層部分8bにより充分に緩和する
ことができ、従ってシリコン基板1に結晶欠陥が発生す
るのを効果的に防止することができる。Further, a SiO 2 film 2 having a coefficient of thermal expansion smaller than that of silicon by about one digit is formed on the surface of the silicon substrate 1, a polycrystalline silicon film 8 is formed on the SiO 2 film 2, and Below the Si 3 N 4 film 3a is a thick layer portion 8b.
Therefore, the stress generated during the thermal oxidation performed in the step shown in FIG. 1C can be sufficiently relieved by the thick layer portion 8b, so that the crystal defects in the silicon substrate 1 can be effectively prevented. You can
さらに上述のようにSiO2膜2上に多結晶シリコン膜8を
形成しているので、第1B図に示す工程においてSi3N4
膜3をRIEによりエッチングする際の選択比を、SiO2
膜2上に直接Si3N4膜3を形成した場合に比べて大きく
することができ、このため従来に比べて加工が容易であ
る。Further, since the polycrystalline silicon film 8 is formed on the SiO 2 film 2 as described above, Si 3 N 4 is used in the step shown in FIG. 1B.
When the film 3 is etched by RIE, the selectivity is SiO 2
The size of the Si 3 N 4 film 3 can be increased as compared with the case where the Si 3 N 4 film 3 is directly formed on the film 2, and therefore the processing is easier than in the conventional case.
また多結晶シリコン膜8を形成した分だけ、第1B図に
示す工程において行うイオン注入時における注入イオン
に対する阻止能を向上させることができる。のみなら
ず、第1B図に示すように、多結晶シリコン膜8のうち
のSi3N4膜3aで覆われていない部分をRIEにより所
定膜厚だけエッチング除去して薄くしているので、この
薄い多結晶シリコン膜8及びSiO2膜2を介してチャネル
・ストッパ5形成用の不純物を低い加速エネルギーでも
容易にシリコン基板1中にイオン注入することができ
る。Further, the ability to block the implanted ions at the time of the ion implantation performed in the step shown in FIG. 1B can be improved by the amount of the polycrystalline silicon film 8 formed. In addition, as shown in FIG. 1B, since the portion of the polycrystalline silicon film 8 which is not covered with the Si 3 N 4 film 3a is etched and removed by RIE to a predetermined thickness, Impurities for forming the channel stopper 5 can be easily ion-implanted into the silicon substrate 1 through the thin polycrystalline silicon film 8 and the SiO 2 film 2 even with low acceleration energy.
さらに、熱酸化時にはシリコン基板1は多結晶シリコン
膜8の薄層部分8aをを介して酸素を供給されるので、
このシリコン基板1のうちの上記薄層部分8aに対応し
た部分の酸化、すなわち選択酸化を簡単かつ確実に行う
ことができる。Furthermore, since the silicon substrate 1 is supplied with oxygen via the thin layer portion 8a of the polycrystalline silicon film 8 during thermal oxidation,
Oxidation of the portion of the silicon substrate 1 corresponding to the thin layer portion 8a, that is, selective oxidation can be performed easily and reliably.
本発明は上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく種々の変形が可能である。例え
ば、多結晶シリコン膜8の膜厚は上述の実施例で用いた
数値に限定されるものではなく、必要に応じて変更可能
であるが、300〜1000Åの膜厚であるのが好まし
い。同様にSiO2膜2の膜厚も上述の実施例とは異なる値
を用いることが可能であるが、20〜100Åの膜厚で
あるのが好ましい。また熱酸化することが可能でしかも
O2の拡散係数がSiO2におけるよりも小さければ、必要に
応じて多結晶シリコン膜8の代わりに他の種類の半導体
層を用いることも可能である。さらに上述の実施例にお
いては、KOH水溶液を用いたウェットエッチングによ
り多結晶シリコン膜8を除去したが、例えばRIEによ
り多結晶シリコン膜8を除去することも可能である。ま
た第1B図に示す工程において行うRIEによる多結晶
シリコン膜8のエッチングの深さは必要に応じて選択す
ることが可能である。The present invention is not limited to the above-mentioned embodiments, but various modifications can be made based on the technical idea of the present invention. For example, the film thickness of the polycrystalline silicon film 8 is not limited to the numerical values used in the above-mentioned embodiments and can be changed as necessary, but the film thickness of 300 to 1000 Å is preferable. Similarly, the film thickness of the SiO 2 film 2 can be different from that in the above-mentioned embodiment, but the film thickness is preferably 20 to 100Å. It can also be thermally oxidized and
If the diffusion coefficient of O 2 is smaller than that of SiO 2 , it is possible to use another type of semiconductor layer instead of the polycrystalline silicon film 8 if necessary. Furthermore, although the polycrystalline silicon film 8 is removed by wet etching using a KOH aqueous solution in the above-described embodiment, it is also possible to remove the polycrystalline silicon film 8 by RIE, for example. Further, the etching depth of the polycrystalline silicon film 8 by RIE performed in the step shown in FIG. 1B can be selected as needed.
発明の効果 本発明に係る半導体装置の製造方法によれば、半導体基
板の表面と平行な方向への酸化の進行を半導体層により
充分に抑制することができるので、バーズビークを従来
に比べて小さくすることができ、従って素子の集積密度
を高くすることが可能である。EFFECTS OF THE INVENTION According to the method for manufacturing a semiconductor device of the present invention, the progress of oxidation in the direction parallel to the surface of the semiconductor substrate can be sufficiently suppressed by the semiconductor layer. Therefore, it is possible to increase the integration density of devices.
また、熱酸化時に生ずる応力を半導体層の厚層部分によ
り吸収することができるので、この応力を充分に緩和す
ることができ、従って半導体基板に結晶欠陥が発生する
のを効果的に防止することができる。Further, since the stress generated during the thermal oxidation can be absorbed by the thick layer portion of the semiconductor layer, this stress can be sufficiently relaxed, and therefore, the crystal defects on the semiconductor substrate can be effectively prevented. You can
また、半導体基板には半導体層の薄層部分を介してイオ
ン注入することができるので、イオン注入時の加速エネ
ルギーが低くても確実に半導体基板中にイオン注入する
ことができる。Further, since the semiconductor substrate can be ion-implanted through the thin layer portion of the semiconductor layer, it is possible to reliably ion-implant the semiconductor substrate even if the acceleration energy at the time of ion implantation is low.
さらに、熱酸化時には半導体基板は半導体層の薄層部分
を介して酸素を供給されるので、この半導体基板のうち
の上記薄層部分に対応した部分の酸化、すなわち選択酸
化を簡単かつ確実に行うことができる。Further, since oxygen is supplied to the semiconductor substrate through the thin layer portion of the semiconductor layer during the thermal oxidation, the portion of the semiconductor substrate corresponding to the thin layer portion, that is, the selective oxidation is performed easily and reliably. be able to.
第1A図〜第1D図は本発明に係る半導体装置の製造方
法の一実施例を工程順に示す断面図、第2A図〜第2C
図は従来のLOCOS法を工程順に示す断面図、第3A
図〜第3C図はそれぞれ従来のLOCOS法をVLSI
に適用した場合の第2A図〜第2C図と同様な断面図、
第4図は特開昭56-70644号公報に開示されているフィー
ルドSiO2膜の形成方法を説明するための断面図である。 なお図面に用いた符号において、 1……シリコン基板 2……SiO2膜(絶縁膜) 3……Si3N4膜(酸化防止膜) 4……SiO2膜 4a……バーズビーク 8……多結晶シリコン膜(所定の半導体層) 8a……薄層部分 8b……厚層部分 である。1A to 1D are sectional views showing an embodiment of a method for manufacturing a semiconductor device according to the present invention in the order of steps, and FIGS. 2A to 2C.
The figure is a sectional view showing a conventional LOCOS method in the order of steps, 3A.
Figures 3 to 3C show the conventional LOCOS method as VLSI.
2A to 2C when applied to
FIG. 4 is a sectional view for explaining a method for forming a field SiO 2 film disclosed in Japanese Patent Laid-Open No. 56-70644. In the reference numerals used in the drawings, 1 ... silicon substrate 2 ... SiO 2 film (insulating film) 3 ... Si 3 N 4 film (antioxidation film) 4 ... SiO 2 film 4a ... bird's beak 8 ... many Crystal silicon film (predetermined semiconductor layer) 8a ... Thin layer portion 8b ... Thick layer portion.
Claims (1)
所定形状にする工程と、 上記所定の半導体層をその面方向において選択的にかつ
その厚さ方向において途中まで除去して所定の膜厚にす
ることにより、この所定の半導体層を上記所定形状にほ
ゞ対応した厚層部分とこの厚層部分以外の部分から成る
薄層部分とに区別する工程と、 上記所定形状の酸化防止膜をマスクとして熱酸化を行う
工程とをそれぞれ具備することを特徴とする半導体装置
の製造方法。1. A step of forming an insulating film on a semiconductor substrate, a step of forming a predetermined semiconductor layer on the insulating film, a step of forming an antioxidant film on the predetermined semiconductor layer, and the oxidation. A step of selectively removing the prevention film in the plane direction to form a predetermined shape, and a step of removing the predetermined semiconductor layer selectively in the plane direction and halfway in the thickness direction to a predetermined film thickness Thus, a step of distinguishing the predetermined semiconductor layer into a thick layer portion corresponding to the predetermined shape and a thin layer portion formed of a portion other than the thick layer portion, and using the antioxidant film of the predetermined shape as a mask And a step of performing thermal oxidation, respectively.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59196308A JPH0628282B2 (en) | 1984-09-19 | 1984-09-19 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59196308A JPH0628282B2 (en) | 1984-09-19 | 1984-09-19 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6174350A JPS6174350A (en) | 1986-04-16 |
| JPH0628282B2 true JPH0628282B2 (en) | 1994-04-13 |
Family
ID=16355642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59196308A Expired - Lifetime JPH0628282B2 (en) | 1984-09-19 | 1984-09-19 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628282B2 (en) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204746A (en) * | 1987-02-20 | 1988-08-24 | Nec Corp | Manufacture of semiconductor device |
| JP3066967B2 (en) * | 1988-05-18 | 2000-07-17 | ソニー株式会社 | Method for manufacturing semiconductor device |
| JP2536635B2 (en) * | 1989-03-09 | 1996-09-18 | 三菱電機株式会社 | Element isolation method by polysilicon pad LOCOS method |
| JP2689004B2 (en) * | 1989-12-15 | 1997-12-10 | 三菱電機株式会社 | Semiconductor device |
| US5106772A (en) * | 1990-01-09 | 1992-04-21 | Intel Corporation | Method for improving the electrical erase characteristics of floating gate memory cells by immediately depositing a protective polysilicon layer following growth of the tunnel or gate oxide |
| JPH0412528A (en) * | 1990-05-02 | 1992-01-17 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| US5338750A (en) * | 1992-11-27 | 1994-08-16 | Industrial Technology Research Institute | Fabrication method to produce pit-free polysilicon buffer local oxidation isolation |
| KR960006976B1 (en) * | 1993-05-21 | 1996-05-25 | 현대전자산업주식회사 | Method for manufacturing field oxide film of semiconductor device |
| JPH08306678A (en) * | 1995-05-08 | 1996-11-22 | Hitachi Ltd | Method of manufacturing semiconductor device and semiconductor device |
| US11786901B2 (en) * | 2020-06-09 | 2023-10-17 | Maxq Research Llc | On-demand thermoregulation element or system for storage and transport of temperature sensitive materials |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5670644A (en) * | 1979-11-14 | 1981-06-12 | Toshiba Corp | Manufacture of semiconductor integrated circuit |
-
1984
- 1984-09-19 JP JP59196308A patent/JPH0628282B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6174350A (en) | 1986-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5149669A (en) | Method of forming an isolation region in a semiconductor device | |
| US5369052A (en) | Method of forming dual field oxide isolation | |
| US5937310A (en) | Reduced bird's beak field oxidation process using nitrogen implanted into active region | |
| JP2802600B2 (en) | Method for manufacturing semiconductor device | |
| US5371036A (en) | Locos technology with narrow silicon trench | |
| US4981813A (en) | Pad oxide protect sealed interface isolation process | |
| JPH02222161A (en) | Manufacture of semiconductor device | |
| JPH0628282B2 (en) | Method for manufacturing semiconductor device | |
| EP0284456B1 (en) | Pad oxide protect sealed interface isolation process | |
| JPH03145730A (en) | Manufacture of ic semiconductor device | |
| US5397732A (en) | PBLOCOS with sandwiched thin silicon nitride layer | |
| JPH06163532A (en) | Semiconductor element isolation method | |
| KR19980029023A (en) | Method of forming an isolation region of a semiconductor device | |
| US5763316A (en) | Substrate isolation process to minimize junction leakage | |
| JP2586431B2 (en) | Method for manufacturing semiconductor device | |
| JP2822211B2 (en) | Method for manufacturing semiconductor device | |
| JP2517906B2 (en) | Method for manufacturing semiconductor device | |
| KR0167600B1 (en) | Device Separation Method of Semiconductor Device | |
| JPH079930B2 (en) | Method for manufacturing semiconductor device | |
| US5541136A (en) | Method of forming a field oxide film in a semiconductor device | |
| JP2707901B2 (en) | Method for manufacturing semiconductor device | |
| KR0125312B1 (en) | Field oxide film formation method of semiconductor device | |
| JPH02142117A (en) | Manufacture of semiconductor integrated circuit | |
| KR960014450B1 (en) | Method of isolation of a semiconductor device | |
| JPS58213444A (en) | Manufacture of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |