JPH0628293B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0628293B2 JPH0628293B2 JP61207111A JP20711186A JPH0628293B2 JP H0628293 B2 JPH0628293 B2 JP H0628293B2 JP 61207111 A JP61207111 A JP 61207111A JP 20711186 A JP20711186 A JP 20711186A JP H0628293 B2 JPH0628293 B2 JP H0628293B2
- Authority
- JP
- Japan
- Prior art keywords
- base
- bipolar transistor
- oxide film
- emitter
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 238000000034 method Methods 0.000 title description 9
- 239000012535 impurity Substances 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims 1
- 239000000758 substrate Substances 0.000 description 8
- -1 Boron ion Chemical class 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に、ＭＯＳ ＦＥＴとバ
イポーラトランジスタとを同一基板上に形成する半導体
装置の製造方法に関するものである。
イポーラトランジスタとを同一基板上に形成する半導体
装置の製造方法に関するものである。
従来の横型ＮＰＮバイポーラトランジスタとＰチャンネ
ルＭＯＳ ＦＥＴとを同一基板上に形成した半導体装置
の構造の一例を第４図に示す。
ルＭＯＳ ＦＥＴとを同一基板上に形成した半導体装置
の構造の一例を第４図に示す。
Ｐ型基板１の主表面にＰチャンネルＭＯＳ ＦＥＴ１３
とＮＰＮバイポーラトランジスタ１４とが形成されてい
る。これらの素子間には素子分離用の選択酸化膜２を有
している。ＰチャンネルＭＯＳ ＦＥＴ１３はＮウェル
３に形成されており、ソース・ドレイン領域７とゲート
電極４とを含み、バイポーラトランジスタ１４，Ｎウェ
ル３′に形成されており、ベース領域５とコレクタ電極
導出部８とエミッタ領域６′とエミッタ電極６とを含ん
でいる。
とＮＰＮバイポーラトランジスタ１４とが形成されてい
る。これらの素子間には素子分離用の選択酸化膜２を有
している。ＰチャンネルＭＯＳ ＦＥＴ１３はＮウェル
３に形成されており、ソース・ドレイン領域７とゲート
電極４とを含み、バイポーラトランジスタ１４，Ｎウェ
ル３′に形成されており、ベース領域５とコレクタ電極
導出部８とエミッタ領域６′とエミッタ電極６とを含ん
でいる。
バイポーラトランジスタ１４のベース領域５は通常不純
物濃度１０17〜１０18／cm3で層抵抗は１〜３ＫΩ程度
の高抵抗になる。バイポーラトランジスタの高速化，高
性能化を図るにはこのベース抵抗を出来るだけ低減する
必要がある。一般にバイポーラトランジスタの高速化に
おいて重要なパラメータとして、エミッタ接地カット
オフ周波数Ｔ，ベース抵抗rbb′，接合容量（エ
ミッタ，ベース間容量ＣTE，ベースコレクタ間容量
Ｃcb，コレクタ−サブストレート間容量ＣCS）の３つを
挙げることができる。即ち、アナログ的に高周波特性を
評価する性能指数である最大発振周波数maxに対して
次の関係が成立する。
物濃度１０17〜１０18／cm3で層抵抗は１〜３ＫΩ程度
の高抵抗になる。バイポーラトランジスタの高速化，高
性能化を図るにはこのベース抵抗を出来るだけ低減する
必要がある。一般にバイポーラトランジスタの高速化に
おいて重要なパラメータとして、エミッタ接地カット
オフ周波数Ｔ，ベース抵抗rbb′，接合容量（エ
ミッタ，ベース間容量ＣTE，ベースコレクタ間容量
Ｃcb，コレクタ−サブストレート間容量ＣCS）の３つを
挙げることができる。即ち、アナログ的に高周波特性を
評価する性能指数である最大発振周波数maxに対して
次の関係が成立する。
(1)式から明らかなようにベース抵抗rbb′の低減により
最大発振周波数を改善することができる。またデジタル
回路での高速性の評価として遅延時間tpd が一般に使用
されているが、ベース抵抗rbb′の低減により、この遅
延時間tpd も小さくでき、高速化を図ることができる。
しかし、ベース抵抗を低くするため、エミッタ領域６′
直下のベース領域５の不純物濃度を必要以上に上げる
と、エミッタ注入効率の低下、ベース転送効率の低下、
ベース幅の増加、エミッタ・ベース接合容量の増加等多
くの不具合を生じる。
最大発振周波数を改善することができる。またデジタル
回路での高速性の評価として遅延時間tpd が一般に使用
されているが、ベース抵抗rbb′の低減により、この遅
延時間tpd も小さくでき、高速化を図ることができる。
しかし、ベース抵抗を低くするため、エミッタ領域６′
直下のベース領域５の不純物濃度を必要以上に上げる
と、エミッタ注入効率の低下、ベース転送効率の低下、
ベース幅の増加、エミッタ・ベース接合容量の増加等多
くの不具合を生じる。
本発明は、ＭＯＳ ＦＥＴとバイポーラトランジスタと
が混在する半導体装置に於いて上記欠点を排し、ベース
抵抗を下げ、バイポーラトランジスタの高速化，高性能
化を図るためＭＯＳ ＦＥＴのソース・ドレイン領域と
バイポーラトランジスタのベース領域の一部の高濃度不
純物領域が同一工程で形成され、ＭＯＳ ＦＥＴのソー
ス・ドレイン領域の深さ、及び不純物濃度と上記バイポ
ーラトランジスタのベースの高濃度不純物領域の深さ及
び不純物濃度が略等しいという特徴を有する。
が混在する半導体装置に於いて上記欠点を排し、ベース
抵抗を下げ、バイポーラトランジスタの高速化，高性能
化を図るためＭＯＳ ＦＥＴのソース・ドレイン領域と
バイポーラトランジスタのベース領域の一部の高濃度不
純物領域が同一工程で形成され、ＭＯＳ ＦＥＴのソー
ス・ドレイン領域の深さ、及び不純物濃度と上記バイポ
ーラトランジスタのベースの高濃度不純物領域の深さ及
び不純物濃度が略等しいという特徴を有する。
次に本発明について図面を参照して説明する。
第１図に本発明の参考例となる半導体装置の断面構造を
示す。ＰチャンネルＭＯＳ ＦＥＴ１３と高不純物濃度
のベース電極導出部７′を有するＮＰＮバイポーラトラ
ンジスタ１４を同一基板上に形成したBi−CMOS構造の半
導体装置である。ＰチャンネルＭＯＳ ＦＥＴ１３のソ
ース，ドレイン領域７とバイポーラトランジスタ１４の
ベース電極導出部７′との深さ及び不純物濃度を略等し
くしている。他は第４図と同じ構造をしている。
示す。ＰチャンネルＭＯＳ ＦＥＴ１３と高不純物濃度
のベース電極導出部７′を有するＮＰＮバイポーラトラ
ンジスタ１４を同一基板上に形成したBi−CMOS構造の半
導体装置である。ＰチャンネルＭＯＳ ＦＥＴ１３のソ
ース，ドレイン領域７とバイポーラトランジスタ１４の
ベース電極導出部７′との深さ及び不純物濃度を略等し
くしている。他は第４図と同じ構造をしている。
第２図に本発明の半導体装置の製造方法の参考例を示
す。第２図(a)はＰ型基板１内にＮウェル領域３，３′
を形成後、素子分離用の選択酸化膜２，ゲート４，コレ
クタ８を形成しバイポーラトランジスタのベース領域５
をホトレジスト膜１０をマスクにしてイオン注入法で形
成する工程を示している。ボロンイオン１１は３０〜１
０KeVのエネルギーで１×１０13〜１×１０14cm-2の量
を打込む。第２図(b)はエミッタ領域の窓を開けた後、
ヒ素を１０20〜１０21cm-3の濃度にドープした多結晶シ
リコンのエミッタ電極６，６′を形成する工程を示して
いる。第２図(c)はＰチャンネルＭＯＳ ＦＥＴのソー
ス・ドレイン領域７とバイポーラトランジスタのベース
電極導出部７′をホトレジスト膜１０をマスクとしてイ
オン打込み法で形成する工程を示している。ボロンイオ
ン１２は４０〜２０KeVのエネルギーで１×１０16〜１
×１０15cm-2の量を打込む。
す。第２図(a)はＰ型基板１内にＮウェル領域３，３′
を形成後、素子分離用の選択酸化膜２，ゲート４，コレ
クタ８を形成しバイポーラトランジスタのベース領域５
をホトレジスト膜１０をマスクにしてイオン注入法で形
成する工程を示している。ボロンイオン１１は３０〜１
０KeVのエネルギーで１×１０13〜１×１０14cm-2の量
を打込む。第２図(b)はエミッタ領域の窓を開けた後、
ヒ素を１０20〜１０21cm-3の濃度にドープした多結晶シ
リコンのエミッタ電極６，６′を形成する工程を示して
いる。第２図(c)はＰチャンネルＭＯＳ ＦＥＴのソー
ス・ドレイン領域７とバイポーラトランジスタのベース
電極導出部７′をホトレジスト膜１０をマスクとしてイ
オン打込み法で形成する工程を示している。ボロンイオ
ン１２は４０〜２０KeVのエネルギーで１×１０16〜１
×１０15cm-2の量を打込む。
第３図に本発明の半導体装置の製造方法の一実施例を示
す。第３図(a)はＰ型基板１内にＮウェル領域３，３′
を形成後、素子分離用の選択酸化膜２，ゲート４，コレ
クタ８，ベース５を形成し、エミッタ電極用のヒ素をド
ープした多結晶シリコン６とＣＶＤ酸化膜９を形成する
工程を示している。エミッタ電極用の多結晶シリコン６
にはヒ素が１０20〜１０21cm-3ドープされており、膜厚
は２０００〜４０００Åである。またＣＶＤ酸化膜９は
１０００〜３０００Åの膜厚に成長する。第３図(b)は
エミッタ電極６を形成する工程を示している。第３図は
ＰチャンネルＭＯＳ ＦＥＴのソース・ドレイン領域７
とバイポーラトランジスタのベース領域７′をホトレジ
スト膜１０をマスクとしてイオン打込み法で形成する工
程を示している。ボロンイオン１２は４０〜２０KeVの
エネルギーで１×１０16〜１×１０15cm-2の量を打込
む。この場合、エミッタ多結晶シリコン電極６上にはＣ
ＶＤ酸化膜９があるのでエミッタ電極に対して自己整合
にベース電極導出部７′を形成することができる。また
自己整合にベース電極導出部７′を形成してもＣＶＤ酸
化膜９がマスクとなり、ボロンイオンがエミッタ多結晶
シリコン電極６中に打込まれるのを防ぐので電極の抵抗
が増加することがない。
す。第３図(a)はＰ型基板１内にＮウェル領域３，３′
を形成後、素子分離用の選択酸化膜２，ゲート４，コレ
クタ８，ベース５を形成し、エミッタ電極用のヒ素をド
ープした多結晶シリコン６とＣＶＤ酸化膜９を形成する
工程を示している。エミッタ電極用の多結晶シリコン６
にはヒ素が１０20〜１０21cm-3ドープされており、膜厚
は２０００〜４０００Åである。またＣＶＤ酸化膜９は
１０００〜３０００Åの膜厚に成長する。第３図(b)は
エミッタ電極６を形成する工程を示している。第３図は
ＰチャンネルＭＯＳ ＦＥＴのソース・ドレイン領域７
とバイポーラトランジスタのベース領域７′をホトレジ
スト膜１０をマスクとしてイオン打込み法で形成する工
程を示している。ボロンイオン１２は４０〜２０KeVの
エネルギーで１×１０16〜１×１０15cm-2の量を打込
む。この場合、エミッタ多結晶シリコン電極６上にはＣ
ＶＤ酸化膜９があるのでエミッタ電極に対して自己整合
にベース電極導出部７′を形成することができる。また
自己整合にベース電極導出部７′を形成してもＣＶＤ酸
化膜９がマスクとなり、ボロンイオンがエミッタ多結晶
シリコン電極６中に打込まれるのを防ぐので電極の抵抗
が増加することがない。
以上説明したようにＭＯＳ ＦＥＴとバイポーラトラン
ジスタとが混在する半導体装置においてソース領域の一
部高濃度領域とＭＯＳ ＦＥＴのベース・ドレイン領域
を同一工程で形成することにより工程短縮及びベース抵
抗の低減により、バイポーラトランジスタの高速化，高
性能化を図ることができる。
ジスタとが混在する半導体装置においてソース領域の一
部高濃度領域とＭＯＳ ＦＥＴのベース・ドレイン領域
を同一工程で形成することにより工程短縮及びベース抵
抗の低減により、バイポーラトランジスタの高速化，高
性能化を図ることができる。
第１図は本発明の参考例の構造を説明する断面図であ
る。第２図(a)〜(c)は本発明半導体装置の製造方法の参
考例を示す各工程での断面図、第３図(a)〜(c)は本発明
による製造方法の実施例を示す各工程での断面図、第４
図は従来構造を説明する断面図である。 １……Ｐ型基板、２……選択酸化膜、３，３′……Ｎウ
ェル領域、４……ゲート、５……ベース領域、６，６′
……エミッタ、７……ＰチャンネルＭＯＳ ＦＥＴのソ
ースドレイン、７′……ＮＰＮバイポーラトランジスタ
の高不純物濃度ベース電極導出部、８……コレクタ、９
……ＣＶＤ酸化膜、１０……ホトレジストマスク、１１
……ベースボロンイオン、１２……ソース・ドレインボ
ロンイオン、１３……ＰチャンネルＭＯＳ ＦＥＴ、１
４……ＮＰＮバイポーラトランジスタ。
る。第２図(a)〜(c)は本発明半導体装置の製造方法の参
考例を示す各工程での断面図、第３図(a)〜(c)は本発明
による製造方法の実施例を示す各工程での断面図、第４
図は従来構造を説明する断面図である。 １……Ｐ型基板、２……選択酸化膜、３，３′……Ｎウ
ェル領域、４……ゲート、５……ベース領域、６，６′
……エミッタ、７……ＰチャンネルＭＯＳ ＦＥＴのソ
ースドレイン、７′……ＮＰＮバイポーラトランジスタ
の高不純物濃度ベース電極導出部、８……コレクタ、９
……ＣＶＤ酸化膜、１０……ホトレジストマスク、１１
……ベースボロンイオン、１２……ソース・ドレインボ
ロンイオン、１３……ＰチャンネルＭＯＳ ＦＥＴ、１
４……ＮＰＮバイポーラトランジスタ。
Claims (1)
- 【請求項１】ＭＯＳ ＦＥＴとバイポーラトランジスタ
とが混在する半導体装置の製造方法において、前記ＭＯ
Ｓ ＦＥＴのゲート電極を形成したのち、エミッタ不純
物がドープされた多結晶シリコン膜と酸化膜を順次形成
する工程と、前記多結晶シリコン膜と前記酸化膜をパタ
ーンニングして上面が前記酸化膜で覆われたエミッタ電
極を形成する工程と、前記ＭＯＳ ＦＥＴのソース・ド
レイン領域への不純物導入と同時に、前記エミッタ電極
を覆う前記酸化膜をマスクとして、前記バイポーラトラ
ンジスタのベース領域に不純物を導入し前記エミッタ電
極に対して自己整合的にベース電極導出部を形成する工
程とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207111A JPH0628293B2 (ja) | 1986-09-02 | 1986-09-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207111A JPH0628293B2 (ja) | 1986-09-02 | 1986-09-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6362263A JPS6362263A (ja) | 1988-03-18 |
| JPH0628293B2 true JPH0628293B2 (ja) | 1994-04-13 |
Family
ID=16534379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61207111A Expired - Fee Related JPH0628293B2 (ja) | 1986-09-02 | 1986-09-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628293B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3055781B2 (ja) * | 1988-07-12 | 2000-06-26 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
| US5091760A (en) * | 1989-04-14 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2787183B2 (ja) * | 1993-03-10 | 1998-08-13 | 誠一 北林 | 噴射ノズルを有する噴射頭構造体 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6226850A (ja) * | 1985-07-27 | 1987-02-04 | Nippon Gakki Seizo Kk | 集積回路装置の製法 |
-
1986
- 1986-09-02 JP JP61207111A patent/JPH0628293B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6362263A (ja) | 1988-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2655052B2 (ja) | 半導体装置およびその製造方法 | |
| JP3003654B2 (ja) | バイポーラｃｍｏｓ集積回路の製造方法 | |
| JPH0315346B2 (ja) | ||
| US4902639A (en) | Process for making BiCMOS integrated circuit having a shallow trench bipolar transistor with vertical base contacts | |
| JP2590295B2 (ja) | 半導体装置及びその製造方法 | |
| JPH1041400A (ja) | 半導体装置およびその製造方法 | |
| JPH0689900A (ja) | 自己整合型バイポーラトランジスタ製造方法 | |
| JPH06112493A (ja) | 縦方向電流によるパワーｍｏｓトランジスタを製造するための方法およびこの方法により製造したトランジスタ | |
| JPH0799764B2 (ja) | 集積回路及びその製造方法 | |
| JPH05190780A (ja) | バイポーラｍｏｓ併合トランジスタを有する半導体デバイスとその製造方法 | |
| US5045483A (en) | Self-aligned silicided base bipolar transistor and resistor and method of fabrication | |
| US4983531A (en) | Method of fabricating a single polysilicon bipolar transistor which is compatible with a method of fabricating CMOS transistors | |
| JPH0541486A (ja) | 半導体装置およびその製造方法 | |
| US4180827A (en) | NPN/PNP Fabrication process with improved alignment | |
| JPH0628293B2 (ja) | 半導体装置の製造方法 | |
| US5760459A (en) | High performance, high voltage non-epibipolar transistor | |
| JPH08306812A (ja) | ラテラルバイポーラトランジスタの製造方法 | |
| JP3161435B2 (ja) | 半導体装置およびその製造方法 | |
| JP2507055B2 (ja) | 半導体集積回路の製造方法 | |
| JP2697631B2 (ja) | 半導体装置の製造方法 | |
| JPH01244660A (ja) | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 | |
| JPS60211867A (ja) | 半導体装置及びその製造方法 | |
| JPH04303963A (ja) | 半導体装置 | |
| JPH02241057A (ja) | 半導体集積回路の製造方法 | |
| JPH07169771A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |