JPH0628314B2 - High-speed semiconductor device manufacturing method - Google Patents
High-speed semiconductor device manufacturing methodInfo
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- JPH0628314B2 JPH0628314B2 JP61215055A JP21505586A JPH0628314B2 JP H0628314 B2 JPH0628314 B2 JP H0628314B2 JP 61215055 A JP61215055 A JP 61215055A JP 21505586 A JP21505586 A JP 21505586A JP H0628314 B2 JPH0628314 B2 JP H0628314B2
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- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/36—Unipolar devices
- H10D48/362—Unipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions, e.g. hot electron transistors [HET], metal base transistors [MBT], resonant tunnelling transistors [RTT], bulk barrier transistors [BBT], planar doped barrier transistors [PDBT] or charge injection transistors [CHINT]
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- Drying Of Semiconductors (AREA)
- Weting (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は、高速半導体装置の製造方法に於いて、ＩｎＧ
ａＡｓ層の選択的エッチングを行うに際してドライ・エ
ッチング法を適用し、その下地であり且つヘテロ接合を
生成させる為のＩｎ（ＡｌｘＧａ1-x ）Ａｓ（０＜ｘ≦
１）からなるバリヤ層をエッチング・ストッパとして利
用することを可能にして、その結果、前記Ｉｎ（Ａｌｘ
Ｇａ1-x ）Ａｓ（０＜ｘ≦１）バリヤ層の下地になって
いる薄いＩｎＧａＡｓベース層が損傷されるのを防止で
きるようにした。DETAILED DESCRIPTION OF THE INVENTION [Outline] The present invention provides a method for manufacturing a high-speed semiconductor device, comprising:
applying a dry etching method when performing selective etching of aAs layer, its underlying a is and for generating a heterojunction In (Al x Ga 1-x ) As (0 <x ≦
The barrier layer consisting of 1) can be used as an etching stopper, so that the In (Al x
It was made possible to prevent damage to the thin InGaAs base layer underlying the Ga 1-x ) As (0 <x ≦ 1) barrier layer.
本発明は、化合物半導体としてＩｎＧａＡｓ／ＩｎＡｌ
ＧａＡｓ系を用いたホット・エレクトロン・トランジス
タ（ｈｏｔ ｅｌｅｃｔｒｏｎ ｔｒａｎｓｉｓｔｏ
ｒ：ＨＥＴ）と呼ばれる高速半導体装置を製造する方法
の改良に関する。The present invention uses InGaAs / InAl as a compound semiconductor.
Hot electron transistors using GaAs
The present invention relates to improvement of a method of manufacturing a high-speed semiconductor device called r: HET).
従来、化合物半導体としてＧａＡｓ／ＡｌＧａＡｓ系を
用い、ＡｌＧａＡｓをエミッタ側バリヤ層を及びコレク
タ側バリヤとしたＨＥＴが知られている。Conventionally, a HET is known in which a GaAs / AlGaAs system is used as a compound semiconductor and AlGaAs has an emitter-side barrier layer and a collector-side barrier.
このＨＥＴでは、Γ谷−Ｌ谷間の分離エネルギが小さい
為、電子の注入エネルギを大きくした場合、電子がΓ谷
からＬ谷に移行し易い旨の欠点がある。In this HET, since the separation energy between the Γ valley and the L valley is small, there is a drawback that when the electron injection energy is increased, the electrons easily move from the Γ valley to the L valley.
若し、電子がＬ谷に移行すれば、その実効質量が増加
し、従って、インター・バレー（ｉｎｔｅｒ ｖａｌｌ
ｅｙ）散乱を受け易くなり、その結果、走行速度が低下
し、また、ベース中で消滅する率が高くなるから、スイ
ッチング・スピードの低下や電流利得ｈFEの低下を招来
する。If an electron migrates to the L valley, its effective mass increases, and therefore the inter valley
ey) Scattering is likely to occur, resulting in a decrease in traveling speed and a high rate of disappearance in the base, resulting in a decrease in switching speed and a decrease in current gain h FE .
そこで、このような欠点を回避する為、化合物半導体と
してＩｎＧａＡｓ／ＩｎＡｌＧａＡｓ系を用い、ＩｎＡ
ｌＧａＡｓをエミッタ側バリヤ層及びコレクタ側バリヤ
層としたＨＥＴが開発された。Therefore, in order to avoid such a defect, InGaAs / InAlGaAs system is used as a compound semiconductor, and InA
A HET has been developed using 1 GaAs as a barrier layer on the emitter side and a barrier layer on the collector side.
このＨＥＴでは、ＧａＡｓ／ＡｌＧａＡｓ系を用いたＨ
ＥＴの場合と全く逆のことが言える。即ち、Γ谷−Ｌ谷
間の分離エネルギは大である為、電子の注入エネルギを
大きくすることができ、従って、電流増幅率ｈFEを向上
することができるものである。In this HET, H using GaAs / AlGaAs system is used.
The opposite is true of ET. That is, since the separation energy between the Γ valley and the L valley is large, the electron injection energy can be increased, and therefore the current amplification factor h FE can be improved.
前記したＩｎＧａＡｓ／ＩｎＡｌＧａＡｓ系のＨＥＴに
於いては、ｎ型ＩｎＧａＡｓエミッタ層の下にｉ型Ｉｎ
ＡｌＧａＡｓエミッタ側バリヤ層が、また、その更に下
にｎ型ＩｎＧａＡｓベース層が存在し、そのベース層か
らベース電極を取り出すには、エミッタ層及びエミッタ
側バリヤ層をメサ・エッチングしてベース層を表出しな
ければならない。In the InGaAs / InAlGaAs system HET described above, i-type In is formed under the n-type InGaAs emitter layer.
There is an AlGaAs emitter-side barrier layer and an n-type InGaAs base layer therebelow. To take out the base electrode from the base layer, the emitter layer and the emitter-side barrier layer are mesa-etched to expose the base layer. I have to put it out.
従来、そのようなメサ・エッチングを行うには、エッチ
ャントをフッ酸系エッチング液とするウエット・エッチ
ング法を適用しているが、ＩｎＧａＡｓのエッチング・
レートとＩｎＡｌＧａＡｓのそれとは大差なく、しか
も、エッチングすべきエミッタ層及びエミッタ側バリヤ
層の厚さは、その両方で２２５０〔Å〕以上にもなり、
それに対して、ベース層は２００〔Å〕〜１０００
〔Å〕の厚さである為、制御性良く前記メサ・エッチン
グを行うことは甚だ困難であり、ベース層が損傷された
り、また、特に薄いベース層の場合には、突き抜けを生
じたりする。Conventionally, in order to perform such mesa etching, a wet etching method using a hydrofluoric acid-based etchant as an etchant has been applied.
There is no great difference between the rate and that of InAlGaAs, and the thickness of the emitter layer to be etched and the barrier layer on the emitter side are both 2250 [Å] or more.
On the other hand, the base layer is 200 [Å] to 1000
Since the thickness is [Å], it is very difficult to perform the mesa etching with good controllability, and the base layer is damaged, or even when the base layer is thin, punch-through occurs.
本発明は、前記のようなメサ・エッチングを行う場合、
所要半導体層の表面が損傷されることなく確実に露出す
ることが可能な高速半導体装置の製造方法を提供する。The present invention, when performing the mesa etching as described above,
Provided is a method for manufacturing a high-speed semiconductor device capable of reliably exposing a surface of a required semiconductor layer without damaging it.
本発明に依る高速半導体装置の製造方法に於いては、ヘ
テロ接合を生成するべく順に積層されているＩｎ（Ａｌ
ｘＧａ1-x ）Ａｓ（０＜ｘ≦１）層（例えばＩｎＡｌＧ
ａＡｓエミッタ側バリヤ層５）とＩｎＧａＡｓ層（例え
ばｎ＋型ＩｎＧａＡｓエミッタ層６）とを選択的にエッ
チングするに際し、先ず、ドライ・エッチング法（例え
ばＣＣｌ２Ｆ２をエッチング・ガスとする反応性イオン
・エッチング法）にてＩｎＧａＡｓ層のエッチングを行
ってＩｎ（ＡｓｘＧａ1-x ）Ａｓ（０＜ｘ≦１）層に達
した際に停止させ、次いで、ウエット・エッチング法で
Ｉｎ（ＡｌｘＧａ1-x ）Ａｓ（０＜ｘ≦１）層をエッチ
ングする工程が含まれてなる構成になっている。In the method for manufacturing a high speed semiconductor device according to the present invention, In (Al) layers sequentially stacked to form a heterojunction are formed.
x Ga 1-x ) As (0 <x ≦ 1) layer (for example, InAlG
In selectively etching the aAs emitter-side barrier layer 5) and the InGaAs layer (for example, the n + -type InGaAs emitter layer 6), first, a dry etching method (for example, reactive ions using CCl 2 F 2 as an etching gas) is used. · stopped upon reaching the in (As x Ga 1-x ) As (0 <x ≦ 1) layer by etching the InGaAs layer by an etching method), then, a wet etch process an in (Al x The structure includes a step of etching the Ga 1-x ) As (0 <x ≦ 1) layer.
前記手段を採ることに依り、前記Ｉｎ（ＡｌｘＧａ
1-x ）Ａｓ（０＜ｘ≦１）層の下地になっているＩｎＧ
ａＡｓ層に損傷を与えずに高精度で表面を選択的に露出
させることが可能となり、従って、そこから容易且つ過
日に電極を採り出すことができるから、ＨＥＴのような
高速半導体装置のベース電極を形成する技術として好適
である。By adopting the above means, the In (Al x Ga)
1-x ) InG underlayer of As (0 <x ≦ 1) layer
Since the surface can be selectively exposed with high accuracy without damaging the aAs layer, and therefore the electrode can be taken out from there easily and over the past, the base of a high-speed semiconductor device such as HET can be obtained. It is suitable as a technique for forming electrodes.
第１図乃至第４図は本発明一実施例を解説する為の工程
要所に於けるＨＥＴの要部切断側面図を表し、以下、こ
れ等の図を参照しつつ説明する。1 to 4 are side sectional views of a main part of a HET at a process step for explaining one embodiment of the present invention, which will be described below with reference to these figures.
第１図参照 (1) 分子線エピタキシャル成長（ｍｏｌｅｃｕｌａｒ
ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）を適用すること
に依り、ＩｎＰ基板１上にｎ＋型ＩｎＧａＡｓコレクタ
層２、ｉ型ＩｎＡｌＧａＡｓコレクタ側バリヤ層３、ｎ
型ＩｎＧａＡｓベース層４、ｉ型ＩｎＡｌＧａＡｓエミ
ッタ側バリヤ層５、ｎ＋ＩｎＧａＡｓエミッタ層６を成
長させる。See Fig. 1 (1) Molecular beam epitaxy (molecular)
beam epitaxy (MBE) is applied to form an n + -type InGaAs collector layer 2, an i-type InAlGaAs collector-side barrier layer 3, n on the InP substrate 1.
Type InGaAs base layer 4, i type InAlGaAs emitter-side barrier layer 5, and n + InGaAs emitter layer 6 are grown.
この場合の各半導体層に関する主要データを例示すると
次の通りである。The main data regarding each semiconductor layer in this case is exemplified as follows.
コレクタ層２について 厚さ：３０００〔Å〕 不純物濃度：５×１０18〔cm-3〕 コレクタ側バリヤ層３について 厚さ：１０００〔Å〕〜３０００〔Å〕 ベース層４について 厚さ：２００〔Å〕〜１０００〔Å〕 不純物濃度：１×１０18〔cm-3〕 (4) エミッタ側バリヤ層５について 厚さ：２５０〔Å〕 (5) エミッタ層６について 厚さ：２０００〔Å〕 不純物濃度：５×１０18〔cm-3〕 第２図参照 (2) 通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスを適用することに依り、エッチング・マス
クとなるフォト・レジスト膜１０を形成する。About collector layer 2 Thickness: 3000 [Å] Impurity concentration: 5 × 10 18 [cm -3 ] About collector-side barrier layer 3 Thickness: 1000 [Å] to 3000 [Å] About base layer 4 Thickness: 200 [ Å] to 1000 [Å] Impurity concentration: 1 × 10 18 [cm -3 ] (4) Emitter side barrier layer 5 Thickness: 250 [Å] (5) Emitter layer 6 thickness: 2000 [Å] Impurity Concentration: 5 × 10 18 [cm −3 ] See FIG. 2 (2) By applying a resist process in a normal photolithography technique, a photoresist film 10 to be an etching mask is formed. .
(3) ＣＣｌ２Ｆ２をエッチング・ガスとする反応性イ
オン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃ
ｈｉｎｇ：ＲＩＥ）法を適用することに依り、フォト・
レジスト膜１０をマスクとしてｎ＋型ＩｎＧａＡｓエミ
ッタ層６をメサ状にエッチングする。(3) Reactive ion etching using CCl 2 F 2 as an etching gas
hing: RIE)
The n + type InGaAs emitter layer 6 is etched into a mesa shape using the resist film 10 as a mask.
エッチング・ガスとしてＣＣｌ２Ｆ２を用いた場合、Ｉ
ｎＧａＡｓ：ＩｎＡｌＧａＡｓのエッチング選択比を約
５：１とすることができ、エッチングをＩｎＡｌＧａＡ
ｓエミッタ側バリヤ層５の表面で停止させることは容易
である。When CCl 2 F 2 is used as the etching gas, I
The etching selection ratio of nGaAs: InAlGaAs can be set to about 5: 1, and etching is performed with InAlGaA.
It is easy to stop at the surface of the s-emitter side barrier layer 5.
この場合のエッチング条件を例示すると次の通りであ
る。An example of etching conditions in this case is as follows.
高周波電力：２００〔Ｗ〕 ガス圧：３〔Ｐａ〕 ＣＣｌ２Ｆ２流量：４０〔ＳＣＣＭ〕（ｓｔａｎｄａｒ
ｄ ｃｕｂｉｃ ｃｅｎｔｉｍｅｔｅｒ ｐｅｒ ｍｉ
ｎｕｔｅ：ＳＣＣＭ） 第３図参照 (4) エッチャントをフッ酸系（ＨＦ＋Ｈ２Ｏ２＋Ｈ２
Ｏ）エッチング液とするウエット・エッチング法を適用
することに依り、エミッタ側バリヤ層５のエッチングを
行う。High frequency power: 200 [W] Gas pressure: 3 [Pa] CCl 2 F 2 flow rate: 40 [SCCM] (standard
d cubic centimeter per mi
See Fig. 3 (4) The etchant is hydrofluoric acid (HF + H 2 O 2 + H 2).
O) The emitter-side barrier layer 5 is etched by applying a wet etching method using an etching solution.
エミッタ側バリヤ層５の厚さは２５０〔Å〕であるか
ら、通常のウエット・エッチング法を用いても、かなり
高精度でエッチングすることができる。Since the thickness of the emitter-side barrier layer 5 is 250 [Å], it is possible to perform etching with a considerably high precision even by using a normal wet etching method.
第４図参照 (5) コレクタ電極を取り出す為のコレクタ層９を表出
するメサ・メッチング、素子間分離を行う目のメサ・エ
ッチングなどを行ってから、通常の技法、例えば真空蒸
着法及びリフト・オフ法等を適用してエミッタ電極７、
ベース電極８、コレクタ電極９を形成する。尚、ベース
層４、コレクタ側バリヤ層３をメサ・エッチングしてコ
レクタ層９の一部を表出させる際、通常のウエット・エ
ッチング法を適用しても、コレクタ層２は充分に厚いの
で問題はない。Refer to FIG. 4. (5) After performing the mesa / mesching to expose the collector layer 9 for taking out the collector electrode, the mesa / etching of the eyes for separating the elements, and the like, a usual technique such as a vacuum evaporation method and a lift.・ Applying the off method etc. to the emitter electrode 7,
The base electrode 8 and the collector electrode 9 are formed. It should be noted that when the base layer 4 and the collector-side barrier layer 3 are mesa-etched to expose a part of the collector layer 9, the collector layer 2 is sufficiently thick even if a normal wet etching method is applied. There is no.
本発明に依る高速半導体装置の製造方法に於いては、Ｉ
ｎＧａＡｓ層の選択的エッチングを行うに際してドライ
・エッチング法を適用することに依って、その下地であ
り且つヘテロ接合を生成させる為のＩｎ（ＡｌｘＧａ
1-x ）Ａｓ（０＜ｘ≦１）からなるバリヤ層をエッチン
グ・ストッパとして利用できる構成になっている。In the method of manufacturing a high speed semiconductor device according to the present invention, I
By applying the dry etching method in the selective etching of the nGaAs layer, In (Al x Ga) for forming a heterojunction, which is the base of the dry etching method, is formed.
The barrier layer made of 1-x ) As (0 <x≤1) can be used as an etching stopper.
前記構成を採ることに依り、前記Ｉｎ（ＡｌｘＧａ
1-x ）Ａｓ（０＜ｘ≦１）層の下地になっているＩｎＧ
ａＡｓ層に損傷を与えずに高精度で表面を選択的に露出
させることが可能となり、従って、そこから容易且つ確
実に電極を取り出すことができるから、ＨＥＴのような
高速半導体装置のベース電極を形成する技術として好適
である。By adopting the above configuration, the In (Al x Ga)
1-x ) InG underlayer of As (0 <x ≦ 1) layer
Since the surface can be selectively exposed with high accuracy without damaging the aAs layer, and therefore the electrode can be easily and surely taken out therefrom, the base electrode of a high-speed semiconductor device such as HET can be used. It is suitable as a forming technique.
第１図乃至第４図は本発明一実施例を説明する為の工程
要所に於けるＨＥＴの要部切断側面図を表している。 図に於いて、１はＩｎＰ基板、２はｎ＋型ＩｎＧａＡｓ
コレクタ層、３はｉ型ＩｎＡｌＧａＡｓコレクタ側バリ
ヤ層、４はｎ型ＩｎＧａＡｓベース層、５はｉ型ＩｎＡ
ｌＧａＡｓエミッタ側バリヤ層、６はｎ＋型ＩｎＧａＡ
ｓエミッタ層、７はエミッタ電極、８はベース電極、９
はコレクタ電極、１０はフォト・レジスト膜をそれぞれ
示している。FIGS. 1 to 4 are side sectional views of essential parts of the HET in the process steps for explaining one embodiment of the present invention. In the figure, 1 is an InP substrate, 2 is n + type InGaAs
Collector layer, 3 i-type InAlGaAs collector-side barrier layer, 4 n-type InGaAs base layer, 5 i-type InA
lGaAs emitter-side barrier layer, 6 is n + type InGaA
s emitter layer, 7 is an emitter electrode, 8 is a base electrode, 9
Indicates a collector electrode, and 10 indicates a photoresist film.
Claims (1)
Ｉｎ（ＡｌｘＧａ1-x ）Ａｓ（０＜ｘ≦１）層とＩｎＧ
ａＡｓ層とを選択的にエッチングするに際し、 先ず、ドライ・エッチング法にてＩｎＧａＡｓ層のエッ
チングを行ってＩｎ（ＡｌｘＧａ1-x ）Ａｓ（０＜ｘ≦
１）層に達した際に停止させ、 次に、ウエット・エッチング法にてＩｎ（ＡｌｘＧａ
1-x ）Ａｓ（０＜ｘ≦１）層をエッチングする工程 が含まれてなることを特徴とする高速半導体装置の製造
方法。1. An In (Al x Ga 1-x ) As (0 <x ≦ 1) layer and InG which are sequentially stacked to form a heterojunction.
When selectively etching the aAs layer, first, the InGaAs layer is etched by a dry etching method to obtain In (Al x Ga 1-x ) As (0 <x ≦
1) Stop when reaching the layer, and then use In (Al x Ga) by wet etching.
A method for manufacturing a high-speed semiconductor device, comprising the step of etching a 1-x ) As (0 <x ≦ 1) layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215055A JPH0628314B2 (en) | 1986-09-13 | 1986-09-13 | High-speed semiconductor device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215055A JPH0628314B2 (en) | 1986-09-13 | 1986-09-13 | High-speed semiconductor device manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6372158A JPS6372158A (en) | 1988-04-01 |
| JPH0628314B2 true JPH0628314B2 (en) | 1994-04-13 |
Family
ID=16666014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61215055A Expired - Fee Related JPH0628314B2 (en) | 1986-09-13 | 1986-09-13 | High-speed semiconductor device manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628314B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07305704A (en) * | 1994-05-12 | 1995-11-21 | Hasegawa Kogyosho:Kk | Wooden handle fixing wedge |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648294A (en) * | 1989-11-29 | 1997-07-15 | Texas Instruments Incorp. | Integrated circuit and method |
| JPH04101430A (en) * | 1990-08-20 | 1992-04-02 | Matsushita Electric Ind Co Ltd | Heterojunction bipolar transistor and manufacture thereof |
| JPH06314668A (en) * | 1993-04-30 | 1994-11-08 | Fujitsu Ltd | Plasma etching method and plasma etching apparatus |
-
1986
- 1986-09-13 JP JP61215055A patent/JPH0628314B2/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥＥＬＥＣＴＲＯＮＤＥＶＩＣＥＬＥＴＴＥＲＳＥＤＬ−７［９ＳＥＰＴＥＭＢＥＲ１９８６ｐ．５１６〜５１８ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07305704A (en) * | 1994-05-12 | 1995-11-21 | Hasegawa Kogyosho:Kk | Wooden handle fixing wedge |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6372158A (en) | 1988-04-01 |
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