JPH0632214B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0632214B2 JPH0632214B2 JP62085060A JP8506087A JPH0632214B2 JP H0632214 B2 JPH0632214 B2 JP H0632214B2 JP 62085060 A JP62085060 A JP 62085060A JP 8506087 A JP8506087 A JP 8506087A JP H0632214 B2 JPH0632214 B2 JP H0632214B2
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- JP
- Japan
- Prior art keywords
- bit line
- cell
- memory device
- semiconductor memory
- simulated
- Prior art date
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- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 14
- 230000008878 coupling Effects 0.000 description 10
- 238000010168 coupling process Methods 0.000 description 10
- 238000005859 coupling reaction Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 101100386518 Caenorhabditis elegans dbl-1 gene Proteins 0.000 description 1
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- 230000007257 malfunction Effects 0.000 description 1
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高密度な半導体記憶装置に関する。
従来の半導体記憶装置のセルアレイ部の模式図を第２図
に示す。第２図のセンスアンプ１Ａ及びビット線ＢＬ
１，▲▼の動作概要を第３図のＮチャネルＭＯＳ
ダイナミック回路を例にとって説明する。第４図は第３
図の各部の電圧波形を示す。
に示す。第２図のセンスアンプ１Ａ及びビット線ＢＬ
１，▲▼の動作概要を第３図のＮチャネルＭＯＳ
ダイナミック回路を例にとって説明する。第４図は第３
図の各部の電圧波形を示す。
初期状態において、ビット線ＢＬ１，▲▼のプリ
チャージ信号φPはHighレベル、ダミーセルＣ1A，Ｃ1B
のリセット信号φRはHighレベル、センスアンプ１Ａの
活性化信号ｓはHighレベル、ダミーセルＣ1A，Ｃ1Bセ
ルＣ2A，Ｃ2Bの選択信号φDW1，φDW2，φDL1，φDL2は
Lowレベルであり、ビット線ＢＬ１，▲▼の電位
のＶBL1，Ｖ▲▼はHighレベル、ダミーセル
Ｃ1A，Ｃ1B放電され節点Ｎ1A，Ｎ1BはLowレベルであ
る。セルＣ2A，ダミーセルＣ1Bが選択され選択信号φ
WL1，φDW1がHighレベルとなると、トランジスタＱ5Aを
介してビット線ＢＬ１とセルＣ2Aが接続され、トランジ
スタＱ3Bを介してビット線▲▼とダミーセルＣ1B
が接続される。ビット線ＢＬ１との接続以前にセルＣ2A
が充電状態で節点Ｎ2AがHighレベルであった場合、第４
図の実線の様にビット線ＢＬ１とセルＣ2Aの接続後もビ
ット線ＢＬ１のHighレベルは保持される。ビット線ＢＬ
１との接続以前にセルＣ2Aが放電状態で節点Ｎ2AがLow
レベルであった場合、第４図の破線の様にビット線ＢＬ
１のHighレベルはセルＣ2Aとの接続によりΔＶ１だけ低
下する。また、ビット線▲▼との接続以前のダミ
ーセルＣ1Bは放電状態で節点Ｎ1BはLowレベルなので、
ダミーセルＣ1Bとの接続によりビット線▲▼のHi
ghレベルは第４図の様にΔＶ２低下する。ダミーセルＣ
1BはセルＣ2Aの２分の１の容量になっておりΔＶ２はΔ
Ｖ１の２分の１となる。ビット線ＢＬ１，▲▼と
セルＣA2，ダミーセルＣ1Bとの接続により生じたビット
線ＢＬ１，▲▼間の差電位は、信号ｓをLowレ
ベルとすると、トランジスタＱ1A，Ｑ1Bを通じて増幅さ
れる。
チャージ信号φPはHighレベル、ダミーセルＣ1A，Ｃ1B
のリセット信号φRはHighレベル、センスアンプ１Ａの
活性化信号ｓはHighレベル、ダミーセルＣ1A，Ｃ1Bセ
ルＣ2A，Ｃ2Bの選択信号φDW1，φDW2，φDL1，φDL2は
Lowレベルであり、ビット線ＢＬ１，▲▼の電位
のＶBL1，Ｖ▲▼はHighレベル、ダミーセル
Ｃ1A，Ｃ1B放電され節点Ｎ1A，Ｎ1BはLowレベルであ
る。セルＣ2A，ダミーセルＣ1Bが選択され選択信号φ
WL1，φDW1がHighレベルとなると、トランジスタＱ5Aを
介してビット線ＢＬ１とセルＣ2Aが接続され、トランジ
スタＱ3Bを介してビット線▲▼とダミーセルＣ1B
が接続される。ビット線ＢＬ１との接続以前にセルＣ2A
が充電状態で節点Ｎ2AがHighレベルであった場合、第４
図の実線の様にビット線ＢＬ１とセルＣ2Aの接続後もビ
ット線ＢＬ１のHighレベルは保持される。ビット線ＢＬ
１との接続以前にセルＣ2Aが放電状態で節点Ｎ2AがLow
レベルであった場合、第４図の破線の様にビット線ＢＬ
１のHighレベルはセルＣ2Aとの接続によりΔＶ１だけ低
下する。また、ビット線▲▼との接続以前のダミ
ーセルＣ1Bは放電状態で節点Ｎ1BはLowレベルなので、
ダミーセルＣ1Bとの接続によりビット線▲▼のHi
ghレベルは第４図の様にΔＶ２低下する。ダミーセルＣ
1BはセルＣ2Aの２分の１の容量になっておりΔＶ２はΔ
Ｖ１の２分の１となる。ビット線ＢＬ１，▲▼と
セルＣA2，ダミーセルＣ1Bとの接続により生じたビット
線ＢＬ１，▲▼間の差電位は、信号ｓをLowレ
ベルとすると、トランジスタＱ1A，Ｑ1Bを通じて増幅さ
れる。
第２図に示した様に各ビット線間には、カップリング容
量Ｃ11，Ｃ12，Ｃ22…Ｃ33，Ｃ34，Ｃ44が存在するた
め、ビット線の電位がセンスアンプの活性化によりHigh
レベルからLowレベルに変化する際、隣接するビット線
の電位はカップリングノイズにより引き落とされる。
量Ｃ11，Ｃ12，Ｃ22…Ｃ33，Ｃ34，Ｃ44が存在するた
め、ビット線の電位がセンスアンプの活性化によりHigh
レベルからLowレベルに変化する際、隣接するビット線
の電位はカップリングノイズにより引き落とされる。
第２図のビット線のうち両端のビット線ＢＬ１及び▲
▼以外のビット線▲▼，ＢＬ２，▲▼
…ＢＬ３，▲▼，ＢＬ４については両側にカップ
リング容量が存在するが、両端のビット線ＢＬ１及び▲
▼は片側にしかカップリング容量が存在しないた
め他のビット線より総容量が小さく、カップリングノイ
ズその他のノイズの影響を受けやすい。また、端である
ために周辺回路からのノイズの影響を最も受けやすく、
最も誤動作しやすいという欠点がある。
▼以外のビット線▲▼，ＢＬ２，▲▼
…ＢＬ３，▲▼，ＢＬ４については両側にカップ
リング容量が存在するが、両端のビット線ＢＬ１及び▲
▼は片側にしかカップリング容量が存在しないた
め他のビット線より総容量が小さく、カップリングノイ
ズその他のノイズの影響を受けやすい。また、端である
ために周辺回路からのノイズの影響を最も受けやすく、
最も誤動作しやすいという欠点がある。
本発明の半導体記憶装置は、ビット線センスアンプ群の
端に１対の模擬ビット線センスアンプを有することによ
り構成される。
端に１対の模擬ビット線センスアンプを有することによ
り構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す模式図であり、第２図
の従来例に模擬センスアンプ３Ａ，３Ｂを加えたもので
ある。
の従来例に模擬センスアンプ３Ａ，３Ｂを加えたもので
ある。
従来、両端のビット線ＢＬ１，▲▼はカップリン
グ容量が片側にしか存在しないため、カップリング容量
が両側に存在する他のビット線よりカップリングノイズ
その他のノイズの影響が大きいことを説明したが、第１
図の例では、両端のビット線ＢＬ１及び▲▼の両
側にカップリング容量が存在するため、ノイズ耐性は、
他のビット線と同等である。また、物理的に端ではなく
なるため周辺回路からのノイズも小さくなる。
グ容量が片側にしか存在しないため、カップリング容量
が両側に存在する他のビット線よりカップリングノイズ
その他のノイズの影響が大きいことを説明したが、第１
図の例では、両端のビット線ＢＬ１及び▲▼の両
側にカップリング容量が存在するため、ノイズ耐性は、
他のビット線と同等である。また、物理的に端ではなく
なるため周辺回路からのノイズも小さくなる。
以上説明した様に本発明は、ビット線センスアンプ群の
端に模擬ビット線センスアンプを設けることにより、ノ
イズ耐性を向上できる効果がある。
端に模擬ビット線センスアンプを設けることにより、ノ
イズ耐性を向上できる効果がある。
第１図は本発明の一実施例を示す模式図、第２図は従来
例を示す模式図、第３図は第２図の破線部の具体的な回
路図、第４図は第３図の各部の電圧波形である。 １Ａ，１Ｂ，１Ｃ，１Ｄ……センスアンプ、２……メモ
リセルアレイ、ＢＬ１，▲▼，ＢＬ２，▲
▼，ＢＬ３，▲▼，ＢＬ４，▲▼……ビッ
ト線、Ｃ00，Ｃ01，Ｃ11，Ｃ12，Ｃ22，Ｃ33，Ｃ34，Ｃ
44，Ｃ45，Ｃ55……カップリング容量、ＤＢＬ１，▲
▼，ＤＢＬ２，▲▼……模擬ビット線、
S，φP、φS，φDW1，φDW2，φWL1，φWL2……信
号、Ｑ1A，Ｑ1B，Ｑ2A，Ｑ2B，Ｑ3A，Ｑ3B，Ｑ4A，
Ｑ4B，Ｑ5A，Ｑ5B……トランジスタ、Ｃ2A，Ｃ1B……ダ
ミーセル、Ｃ2A，Ｃ2B……セル、Ｎ1A，Ｎ1B，Ｎ2A，Ｎ
2B……節点、ΔＶ１，ΔＶ２……電位差、ＶBL1，Ｖ
▲▼……電位、３Ａ，３Ｂ……模擬センスアン
プ。
例を示す模式図、第３図は第２図の破線部の具体的な回
路図、第４図は第３図の各部の電圧波形である。 １Ａ，１Ｂ，１Ｃ，１Ｄ……センスアンプ、２……メモ
リセルアレイ、ＢＬ１，▲▼，ＢＬ２，▲
▼，ＢＬ３，▲▼，ＢＬ４，▲▼……ビッ
ト線、Ｃ00，Ｃ01，Ｃ11，Ｃ12，Ｃ22，Ｃ33，Ｃ34，Ｃ
44，Ｃ45，Ｃ55……カップリング容量、ＤＢＬ１，▲
▼，ＤＢＬ２，▲▼……模擬ビット線、
S，φP、φS，φDW1，φDW2，φWL1，φWL2……信
号、Ｑ1A，Ｑ1B，Ｑ2A，Ｑ2B，Ｑ3A，Ｑ3B，Ｑ4A，
Ｑ4B，Ｑ5A，Ｑ5B……トランジスタ、Ｃ2A，Ｃ1B……ダ
ミーセル、Ｃ2A，Ｃ2B……セル、Ｎ1A，Ｎ1B，Ｎ2A，Ｎ
2B……節点、ΔＶ１，ΔＶ２……電位差、ＶBL1，Ｖ
▲▼……電位、３Ａ，３Ｂ……模擬センスアン
プ。
Claims (1)
- 【請求項１】複数のビット線対を有するビット線対群
と、前記複数のビット線対にそれぞれ対応して設けられ
た複数のセンスアンプとを有する半導体記憶装置におい
て、前記ビット線対群の一方の最外端に存在するビット
線対と他方の最外端に存在するビット線とそれぞれに沿
って設けられた第１および第２の模擬ビット線対と、こ
れら模擬ビット線対にそれぞれ対応して設けられた第１
および第２の模擬センスアンプとを設けたことを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085060A JPH0632214B2 (ja) | 1987-04-06 | 1987-04-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085060A JPH0632214B2 (ja) | 1987-04-06 | 1987-04-06 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63249997A JPS63249997A (ja) | 1988-10-17 |
| JPH0632214B2 true JPH0632214B2 (ja) | 1994-04-27 |
Family
ID=13848092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62085060A Expired - Lifetime JPH0632214B2 (ja) | 1987-04-06 | 1987-04-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0632214B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2650377B2 (ja) * | 1988-12-13 | 1997-09-03 | 富士通株式会社 | 半導体集積回路 |
| KR100402245B1 (ko) | 2001-09-18 | 2003-10-17 | 주식회사 하이닉스반도체 | 메모리 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5625292A (en) * | 1979-08-08 | 1981-03-11 | Mitsubishi Electric Corp | Memory circuit |
| JPH0760858B2 (ja) * | 1984-10-26 | 1995-06-28 | 三菱電機株式会社 | 半導体メモリ装置 |
-
1987
- 1987-04-06 JP JP62085060A patent/JPH0632214B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63249997A (ja) | 1988-10-17 |
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| JP2650377B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| EXPY | Cancellation because of completion of term |