JPH0636601B2

JPH0636601B2 - デイジタルコンバ−ゼンス補正装置

Info

Publication number: JPH0636601B2
Application number: JP12976785A
Authority: JP
Inventors: 通孝大沢; 悦雄船田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-06-17
Filing date: 1985-06-17
Publication date: 1994-05-11
Anticipated expiration: 2009-05-11
Also published as: JPS61288590A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、ラスタスキャン方式による陰極線管（ＣＲ
Ｔ）を用いたデイスプレイにおけるコンバーゼンス補正
装置に係り、特に高精度補正を必要とする場合、或いは
走査線数の変更が予想されている場合などに好適に用い
得るデイジタルコンバーゼンス補正装置に関する。

〔発明の背景〕

従来のデイジタルコンバーゼンス補正装置は、ＣＲＴ画
面において想定した水平線、垂直線の組合わせからなる
格子模様のクロスポイント（以下、調整点という）とク
ロスポイント（調整点）との間の任意の点における補正
データをメモリにストアしておく全補正値メモリストア
方式，調整点における補正データのみをストアしておき
調整点と調整点との間の任意の点における補正データは
画面のラスタ走査に同期して調整点における補正データ
から補間演算により求める補間演算方式とに大別され
る。

前者は、全補正データをストアするに足る大規模メモリ
装置を必要とし、後者は調整点分の補正データのストア
容量があればよいため小規模メモリで足りる半面、実時
間の補間演算回路を必要とする。このため、補間演算回
路をデイジタル回路で構成したとすれば、回路の消費電
力は大きくなり回路規模も大きなものとなる。

補間演算回路を用いる場合のかかる問題を解決するた
め、特開昭５７−２１６６号公報，特開昭５９−２３９
８８号などにおいては、補間演算を乗算型デイジタル／
アナログ変換器（ＤＡＣ）によって行う例を挙げてい
る。

かかる従来例は、回路規模，消費電力など、従来大きな
問題であったところを非常に簡単な手段で解決した例で
あり、すぐれた方式であると云える。しかし、調整点と
調整点との間の任意の点における補正データの作成には
直線補間（線型補間）方式を採用しており、補正量の大
きな場合とか、非常に補正精度を要求される場合などに
おいては、直線補間方式の限界という問題もあって対応
できないものであったから、上述の従来技術は、高精度
補正に対して十分な配慮がなされているものとは言えな
かった。

また、デイスプレイにおいて、ラスタの走査線数を変更
した場合には、上述の如き従来技術では、メモリデータ
が走査線に対応してストアされているため、メモリ内補
正データをすべて書きかえなければならず、走査線数の
変更にかかわらず、同一のコンバーゼンス補正装置の使
用を可能にするとい点については、配慮されていなかっ
た。

〔発明の目的〕

本発明の目的は、ＣＲＴデイスプレイの画面周辺部でミ
スコンバーゼンス量が大きくなるという本来的なコンバ
ーゼンス特性を考慮に入れた高精度のコンバーゼンス補
正が可能であると共に、デイスプレイ画面のラスタ走査
線の数を変更した場合でも、コンバーゼンス補正データ
の修正を要しないという好都合なデイジタルコンバーゼ
ンス補正装置を提供することにある。

〔発明の概要〕

本発明は、基本的には補間演算方式に属するものであ
る。本発明では、ＣＲＴ画面におけるコンバーゼンス補
正量の基本的なパターンを検討し、従来、補間演算に用
いていたノコギリ波を３次関数曲線に置き換えることに
より高精度な補正が可能になることが分かったため、波
形合成回路，アナログ入力可能な乗算回路を用いてこれ
を実現している。また、補間演算に用いる垂直（Ｖ）周
期の３次曲線の水平（Ｈ）周期毎に、Ｈ周期の３次曲線
を重畳すればさらに高精度補正も可能になる。

以下、上述の説明を図を参照して具体的に説明する。

第５図は、インライン配列電子銃カラーＣＲＴ画面にお
ける一般的なミスコンバーゼンスのパターンを示す説明
図である。

同図において、Ｋがインライン配列の電子銃（３個）で
ありＲ，Ｇ，Ｂがそれぞれ赤，緑，青のミスコンバーゼ
ンスのパターンを示している。

第５図から明らかなように、横線のミスコンバーゼンス
量は、画面コーナー部で最大となり、画面中央部，画面
を時計の文字盤に見立てたときの１２時，３時，６時，
９時方向ではゼロとなる。

第６図はＣＲＴ画面上にとったコンバーゼンス調整（補
正）のための調整点を示す説明図である。

同図において、垂直方向に７点（V₁,V₂,…V₇）、水平方
向に１３点（H₁,H₂,…H₁₃）の調整点をとった例が示さ
れている。

なお、調整点の数は、補正精度と操作性に合わせて適当
に設定できる。

さて、この垂直方向７点（V₁,V₂,…V₇）について、第５
図に示すミスコンバーゼンス量の基本形から算出したミ
スコンバーゼンス量の大きさを示したのが第７図であ
る。

第７図は、すでに明らかなように１垂直周期でミスコン
バーゼンス量の大きさを示しているが、その中の１水平
周期でみたのが第８図である。第７図，第８図とも、第
５図に示すミスコンバーゼンス量の基本形から算出され
たものを示しているが、いずれも曲線の形態は３次関数
を示すものである。

従来の補間演算方式は、先にも述べた通り、このよう
に、本来、３次関数であるべき所を折れ線１次関数で近
似していたため、特にコーナー部における高精度な近似
は望めなかったわけである。

本発明では、この点、３次関数曲線を用いて補間演算を
行うことを可能にして、高精度な近似を望み得るように
している。

さらにまた、ラスタ走査における走査線数の変更に対し
ては、従来技術では調整点のメモリアドレスが走査線に
対応していたのでメモリ内容を書き換える必要があった
が、本発明ではＣＲＴ画面の位置（偏向電流の時間的な
位置）に対応させるようにしたことにより、メモリ内容
の書き換えを不要にしている。

すなわち、メモリアドレスを発生させる基準信号に、水
平，垂直のブランキング信号を用い、メモリからの補正
データ出力時間と走査時間を完全に同期させたことを特
徴としている。

〔発明の実施例〕

次に図を参照して本発明の実施例を説明する。

第１図は本発明の一実施例を示すブロック図である。同
図において、１はフレームメモリを示す。このフレーム
メモリは、ＣＲＴ画面上における調整点の数と分解能で
決定されるメモリ容量をもったものであればよく、走査
線毎の補正値データをすべてストアする全メモリ方式の
メモリに比べ著しく小規模でよい。２は、ＣＲＴ画面に
おける水平方向１行分に相当する遅延量をもった遅延回
路を示し、乗算型デイジタル・アナログ変換器（ＤＡ
Ｃ）３に入力するデータと、同じく乗算型デイジタル・
アナログ変換器（ＤＡＣ）３Ａに入力するデータとの間
に１行分の時間差（例えば、第６図において、H₁(V₁)が
一方の乗算型ＤＡＣ３に入力するデータであるとする
と、他方の乗算型ＤＡＣ３Ａに入力するデータがＶ_２で
あるというように、両入力データの間に存在する時間差
が１行分に相当すること）を作るために挿入される。４
は加算回路、５はローパスフイルタ、７は後で詳細に述
べる波形合成回路、８は水平ブランキング（Ｈ−ＢＬ
Ｋ）パルスをＣＲＴ画面における水平方向の調整点数ま
で逓倍して出力する逓倍器、具体的にはＰＬＬ（フエイ
ス・ロックド・ループ回路）とプリスケラーなどを用い
て構成される。９は、逓倍器８の出力パルスから、フレ
ームメモリ１に対するＨアドレスを発生させるＨアドレ
ス設定回路、１０は同様に、垂直ブランキング（Ｖ−Ｂ
ＬＫ）パルスをＣＲＴ画面における垂直方向の調整点数
まで逓倍して出力する逓倍器、１１は逓倍器１０の出力
パルスからフレームメモリ１に対するＶアドレスを発生
させるＶアドレス設定回路を示す。１２，１３は、それ
ぞれＨおよびＶのアドレス設定回路９，１１に対するリ
セットパルス発生回路を示し、これら回路からのリセッ
トパルス（Ｈ−ＢＬＫパルス，Ｖ−ＢＬＫパルスの到来
により発生する）によりアドレス設定回路９，１１をリ
セットする。

また、１４はクロスハッチ発生回路を示し、Ｈ−ＢＬ
Ｋ，Ｖ−ＢＬＫパルスを基準パルスとして用いて、ＣＲ
Ｔ画面における調整点の位置を設定する。

ここで本発明の大きな特長の１つ、つまり走査線数にか
かわらず、メモリ１にストアした補正データを変更しな
くてよいことの理由は、基準信号として、従来用いられ
て来た映像信号中の水平同期信号，垂直同期信号の代り
に、ＣＲＴ画面におけるＨ−ＢＬＫ，Ｖ−ＢＬＫパルス
を用いた点にある。

すなわち、ＣＲＴ画面上の調整点は走査線数に依存して
固定されるのではなく、偏向電流の時間的位置に依存し
て固定されるため、調整点と調整点の間に走査線が何本
はいろうがコンバーゼンス補正動作には無関係となる。
これは、メモリ１に対するアドレス発生についても言
え、メモリ１内の補正データがストアされているアドレ
スは、偏向電流の時間的な位置にのみ対応しているた
め、走査線の本数が変更されても、そのことは補正デー
タの有効性には影響ない。

すなわち、ＣＲＴデイスプレイ側の変更回路が走査線の
本数の変更に対応可能であれば、コンバーゼンス補正装
置としては何ら問題ない、という大きな特長を有するわ
けである。

次に第１図に示した実施例の基本的回路動作を述べる。

すなわち、第１図におけるＨ，Ｖ−ＢＬＫパルス信号
は、コンバーゼンス調整時に画面に表示されるクロスハ
ッチの発生回路１４用の基準信号となるだけでなく、ク
ロスハッチの交点（クロスポイント）に相当する調整点
の数倍だけ逓倍され、アドレス設定回路９，１１により
フレームメモリ１に対するアドレス信号を作成する際の
基準信号ともなるものである。

このアドレス信号により、フレームメモリ１からはＣＲ
Ｔ画面上の調整点における補正データが変更電流に同期
して出力される。この出力された補正データを、一方は
ストレートに乗算型ＤＡＣ３Ａに入力し、もう一方はＣ
ＲＴ画面上で垂直方向に１調整点分（水平方向１行分に
相当）だけずれる遅延回路２を通してもう一方の乗算型
ＤＡＣ３に入力する。

この処理により、それぞれのＤＡＣ３，３Ａには、ＣＲ
Ｔ画面上で隣り合う上下の調整点の補正データが入力さ
れることになる。

このとき、ＤＡＣ３，３Ａでは、波形合成回路７で作ら
れた補間係数(C),(C)′が乗算され、ＤＡＣ３，３Ａの
それぞれの出力は加算回路４で加算され、垂直方向調整
点間の補間演算が行われてその結果がローパスフイルタ
５を通して出力される。

以上が本実施例の基本動作の説明である。

ここで、設定回路９，１１におけるメモリアドレスの設
定を、ＣＲＴ画面上で垂直方向に１調整点分ずらしたこ
とに相当する２組の補正データを読み出せるように行う
ものとすれば、遅延回路２は不要となる。

第２Ａ図と第２Ｂ図は、両者を併せることにより、第１
図における波形合成回路７の詳細を示すブロック図であ
る。

第２Ａ図は、Ｈ−ＢＬＫ，Ｖ−ＢＬＫパルスを与えら
れ、これらから必要な関数波形を作り出す回路構成を示
しており、４Ａ〜４Ｃは加算回路、１５，１５Ａはのこ
ぎり波発生回路、１６，１６Ａ〜１６Ｃは積分回路、１
７，１７Ａ，１７Ｂは振幅調整回路を示す。

先ずＶ−ＢＬＫパルスを用いるＶ系統から説明する。の
こぎり波発生回路１５は、Ｖ−ＢＬＫパルスを入力され
てのこぎり波を発生する。積分回路１６は、こののこぎ
り波を入力され、２次曲線としてのパラボラ（Ｖ系統に
属する故、Ｖパラボラという）を発生し、積分回路１６
ＡはこのＶパラボラを入力されて３次曲線を発生させ
る。この３次曲線の振幅は振幅調整回路１７で微調され
た後、加算回路４Ａで、のこぎり波発生回路１５からの
基本のこぎり波（Ｖ周期の基本のこぎり波）に加算され
る。

他方、Ｈ−ＢＬＫパルスを用いるＨ系統も全く同様に、
積分回路１６ＢがＨパラボラを発生し、積分回路１６Ｃ
が３次曲線を発生し、その振幅は振幅調整回路１７Ａで
微調された後、加算回路４Ｃで、のこぎり波発生回路１
５ＡからのＨ基本のこぎり波に加算される。

更に、加算回路４Ｂで、加算回路４ＡからのＶ周期の基
本波に、加算回路４ＣからのＨ周期の曲線を、振幅調整
回路１７Ｂで振幅調整した後、加えて、Ｈ，Ｖの合成関
数(a)を得る。

なお、ここでＨ，Ｖのパラボラ波、のこぎり波をＣＲＴ
デイスプレイ内のもので代用すれば、のこぎり波発生回
路および積分回路の１部は省略できる。

以上でコンバーゼンス補正に必要な曲線つまり上述の合
成関数(a)が合成された。次に、この波形を補間に用い
るために以下に述べる操作を行なう。

すなわち、第１図における乗算型ＤＡＣ３，３Ａで、フ
レームメモリ１からの補正データと乗算を行ない補正デ
ータを得るために、基本補正波形のＶ方向調整点分の差
分をとらなければならない。

以下、このことを第２Ｂ図、第３図を参照して説明す
る。但し第３図は、第２Ｂ図における各部信号の波形図
である。

先ず第３図(a)は、第２Ａ図の回路で得られた合成関数
(a)を示している。第３図(a)において、Ｖ_１，Ｖ_２，…
Ｖ_７はコンバーゼンス補正の調整点位置を示している。

第３図(b)は調整点間の差分を示したもので、第３図(c)
は(b)の波形のピーク・ピーク値を(pに示す如くそろ
え、ピーククランプ（図中↑の位置）をかけて正規化す
ることにより得たものである。

第１図における乗算型ＤＡＣ３には、第３図(c)の波形
が入力され、メモリ１からの出力である補正データと乗
算され、ミスコンバーゼンス補正波形となる。第３図
(c)の波形は、従来の直線補間方式における直線状波形
と比較し、精密な補正に必要な補正データの変化の曲率
が再生されているものであることは、第７図と第３図
(a)の波形を比較したとき、両者が良く似ていることか
らも容易に認められるであろう。このため、調整点間の
補間データは、より真の値に近づき、高精度な補間が可
能となる。

また、第１図における他の乗算型ＤＡＣ３Ａには、第３
図(c)′の波形が入力されているものであり、さらに(c)
と(c)′の波形を加算すれば正規化レベルＥ（実際にＤ
ＡＣに入力される時の絶対量は１，すなわち入力値可変
範囲は０〜１）となることも明白である。

換言すれば、(c)′の波形は、第３図(p)′に見られる如
く、規制化レベルＥから(c)の波形を減算することによ
り得たものである。

次に、第３図(a)に示す合成関数(a)を入力されて、第３
図(c)，(c)′に示す波形(C),(C)′を出力する回路を第
２Ｂ図を参照して説明する。

第２Ｂ図において、２６は調整点位置設定信号入力端
子、２７はＶ方向１調整点分の時間遅れを実現する遅延
回路、２８はリセットパルス発生回路を示す。１８はサ
ンプリング回路、Ｖの調整点ごとに第３図(a)の入力波
形の調整点の値をサンプリングする。

次に、この値はホールド回路１９で次の調整点までホー
ルドされる。この値は、減算回路２４で第３図(a)の波
形と減算処理がなされ、第３図(b)に示す調整点間の差
分が得られる。次に、この差分の値を正規化するため、
第２Ｂ図における可変利得アンプ２０、誤差増幅用アン
プ２１の基準電圧２２、ピーク値検出回路２３、クラン
プ回路２５などが用いられる。

すなわち、第３図(b)の差分のピーク値（絶対値のピー
ク値）を第２Ｂ図のピーク値検出回路２３で検出しホー
ルド回路１９で次の調整点がくるまでの時間ホールド
し、基準電圧２２と比較する。

差分のピーク値が基準電圧に達していなければ、可変利
得アンプ２０と誤差増幅用アンプ２１で差分入力信号
（第３図(b)の波形）を増幅し、ピーク・ピーク値を(p)
に示す如くそろえる。

次に、この波形をクランプ回路２５に入力し、ピーク値
クランプを行う（第３図(c)の↑で示す位置）。

この処理により得られた波形(c)が、第１図における乗
算型ＤＡＣ３において用いる乗算用波形となり、正確な
補間データを作る上で大きな効果を発揮する。

なお、もう一方の乗算型ＤＡＣ３Ａに入力する信号
(c)′を作成する手段を簡単に述べる。(c)′を得るに
は、第２Ｂ図に示す減算回路２４で正規化基準レベルＥ
から(c)の波形を減算すればよい。ここで(c)，(c)′を
加えれば基準レベルＥにもどり、第１図に示す補間演算
が可能となるための条件を満足する。

以上の動作により、本発明においては調整点間の任意の
点における補間がより真の値に近ずき、この結果、なめ
らかに補間ができ、より高精度なコンバーゼンス補正が
可能となる。

以上述べた実施例では、乗算型ＤＡＣを用いるものとし
て説明したが、一般のＤＡＣ（デイジタル・アナログ変
換器）とアナログ乗算器の直列接続を用いても同様の機
能を実現できることは述べるまでもないが、念のためそ
の具体例を第４図に示す。

第４図では第１図において変更を要する部分のみを示し
た。２９は一般的なデイジタル・アナログ変換器、３０
はアナログ乗算器を示す。

第４図の回路は、第１図において乗算型ＤＡＣが行って
いた乗算演算をアナログ乗算器３０で行うものであり、
基本動作においては第１図と何ら変わるものではない。

〔発明の効果〕

本発明によれば、従来の直線補間方式に比較し、より高
精度な補正ができるため、調整点の数を減少させること
が可能となる。調整点数の減少は、メモリ容量の低減に
直接結びつき、コスト低減が可能となるばかりでなく、
調整時間の大幅短縮が実現できる。また、調整点数の減
少により、アドレスの設定値も少なくなりロジック構成
も簡略化でき、コスト低減が可能となる。

またＣＲＴデイスプレイにおいてラスタ・スキャンの走
査線数が変更されても、メモリにストアされている補正
データを一々書き直す必要がないので、その手間が省け
るという利点もある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２Ａ
図、第２Ｂ図は両者を併せることにより第１図における
波形合成回路７の詳細を示すブロック図、第３図は第２
Ｂ図の各部における信号波形を示す波形図、第４図は本
発明の他の実施例の要部を示すブロック図、第５図はイ
ンライン配列電子銃カラーＣＲＴにおける一般的なミス
コンバーゼンスのパターンを示す説明図、第６図はＣＲ
Ｔ画面上にとったコンバーゼンス調整（補正）のための
調整点を示す説明図、第７図は垂直方向７点について求
めたミスコンバーゼンスの大きさを示したグラフ、第８
図は水平方向１３点について求めて示した同様なグラ
フ、である。符号の説明１…メモリ、２…遅延回路、３，３Ａ…乗算型ＤＡＣ、
４…加算回路、５…ローパスフイルタ、７…波形合成回
路、８，１０…逓倍器、９…Ｈアドレス設定回路、１１
…Ｖアドレス設定回路、１２，１３…リセットパルス発
生回路、１４…クロスハッチ発生回路、２９，２９Ａ…
Ｄ／Ａ変換器、３０，３０Ａ…アナログ乗算器

Claims

【特許請求の範囲】

【請求項１】ラスタスキャン方式による陰極線管（以下
ＣＲＴと略記す）を用いたディスプレイにおけるディジ
タルコンバーゼンス補正装置であって、前記ＣＲＴ画面において想定したｍ個（画面水平方向）
×ｎ個（画面垂直方向）（ｍ、ｎはいずれも整数）の格
子点を調整点とし、この調整点におけるコンバーゼンス
補正量を蓄えるメモリ装置（１）と、前記ＣＲＴ画面走査における水平および垂直のブランキ
ングパルスをそれぞれ逓倍して前記メモリ装置のアドレ
スを画面走査に同期して発生させるアドレス設定回路
（９，１１）と、前記アドレス設定回路により発生したアドレスを読み出
しアドレスとして、前記ＣＲＴ画面上で走査方向に沿っ
て互いに隣り合う二つの調整点（以下、その中の一方を
第１の調整点、他方を第２の調整点という）のそれぞれ
のコンバーゼンス補正量を、前記メモリ装置から読み出
してきて、第１の調整点コンバーゼンス補正量および第
２の調整点コンバーゼンス補正量として用い、隣り合う
前記第１および第２の調整点間の任意の位置におけるコ
ンバーゼンス補正量を補間演算により求めて出力する補
間演算手段と、から成り、前記補間演算手段は、後記補間係数発生回路から出力される第１の補間係数と
前記メモリ装置から読み出された前記第１の調整点コン
バーゼンス補正量との間で乗算を行う第１の乗算手段
（３）と、後記補間係数発生回路から出力される第２の
補間係数と前記メモリ装置から読み出された前記第２の
調整点コンバーゼンス補正量との間で乗算を行う第２の
乗算手段（３Ａ）と、前記第１および第２の各乗算手段
の出力を合成して所要のコンバーゼンス補正量として出
力する合成手段（４）と、から成り、前記補間係数発生回路は、垂直のこぎり波、パラボラ波、および水平のこぎり波、
パラボラ波を合成し、補間に必要な曲率を有する関数波
形を得る波形合成回路（第２Ａ図）と、このようにして
得られた波形を垂直方向の調整点間の間隔の数だけ時間
分割し、分割されたそれぞれの波形の値を正規化して前
記第１の補間係数を表わす波形として出力する正規化回
路（第２Ｂ図、但し２４を除く）と、前記正規化された
波形の逆関数に相当する波形を作り出して前記第２の補
間係数を表わす波形として出力する逆関数回路（２４）
と、から成る、ことを特徴とするディジタルコンバーゼンス補正装置。