JPH0638469B2 - モノリシック・マイクロウエ−ブ集積回路 - Google Patents

Description

【発明の詳細な説明】 本発明はモノリシツク・マイクロウエーブ集積回路（以
下MMICと呼ぶ）のインピダンス整合に関する。

MMIC技術を発展させる上での難点はインピダンス整合で
ある。マイクロウエーブの周波数領域では部品の寸法お
よび配置間隙の一方または両者の微小な変化により不都
合なインダクタンスや容量が容易に生じるため、MMICの
設計上大きな寄生インダクタンスが遍在することは従来
のＩＣ技術には類を見ない。

そのようなパラメータのばらつきにより生じるインピダ
ンスの不整合を補償するために従来の整合段をチツプ外
で用いることは無論可能であるが、そのような整合回路
は大きな体積を有しMMICを用いること自体の利点をそこ
なうことになる。他法、もし整合回路を用いなければMM
ICを含む回路、特に多数のMMICを含む回路の性能が低下
することになる。同様に製造されたMMICの多くはインピ
ダンス特性が設計値から遠く外れているという理由で使
用不能になる。

従つて本発明の目的はMMIC内に容易に組入れることがで
きるインピダンス整合段を提供することである。

整合回路が用いられる場合、該回路を同調するのに要す
る時間は製造時間の多くを占めることはない。観念的に
は全ての主要な製造工程が終了した後でMMICのインピダ
ンス特性を書込むことが可能である。その場合非常に好
都合な方法は電圧書込式のインピダンス特性にすること
であり、それにより主要な製造工程を完了したチツプを
テスター接続してチツプの合否を検査しながら所定のイ
ンピダンス特性を得るような書込電圧を決定する。

従つて本発明の他の目的は電圧書込式インピダンス特性
を有するMMICを提供することである。

関連する難点はMMICを、同時とは限らないが、非常に広
い周波数帯域にわたつて動作させなければならない時に
生じる。例えば各バンドの変換を行う通信型受信機では
バンド切換用ハードウエアに加えて各動作バンドで少な
くともかなりのインピダンス整合を得るための手段を持
たなければならない。

従つて本発明の更に別の目的は非常に広い周波数帯域で
動作するMMICのインピダンス特性を動的に更に書込みす
る手段を提供することである。

MMICの開発における特に重大な問題で未だ満足な解決が
見出せないものは温度補償である。現在のところこの問
題は１個または２個以上のサーミスタを使つてチツプ外
付けのPINダイオード回路を制御して可変減衰度を得る
ことにより達成されている。しかしこの解決法は体積を
要するだけでなくチツプ外付けの各サーミスタ・モジユ
ールに対し１つの減衰（温度）関数しか持たせることが
できない。最適な温度補償は個々のMMIC回路に対して個
別に行われるべきであるから、関連する特定のMMIC回路
の温度特性に合わせた温度補償をチツプ内で行う方法が
あれば一番好ましい。

従つて本発明の更に別の目的はMMIC用のチツプ組込み温
度補償要素を提供することである。

本発明の更に別の目的は温度に対応する外部電圧信号に
応答して各種の温度補償関数を選択的に得ることができ
るMMIC用チツプ組込み温度補償要素を提供することであ
る マイクロウエーブ・モジユールの組立において、マイク
ロウエーブ用のチツプの製造中い生じるパラメータの変
動に起因するインピダンス特性のばらつきによりモジユ
ール内で各部品間の整合をとることが難かしくなる。こ
のために上記の体積を要し且つ時間を要する付加整合要
素を用いるか、あるいは隣接要素の過大な不整合を避け
る別の手段を講じなければならない。現在のところマイ
クロウエーブ・モジユール（例えば複数のMMICチツプを
アルミニウム基板上の薄膜構造内で結合したもの）を組
立てる最も一般的な方法は初めに全ての製造されたチツ
プの特性を製造過程で調べる。次に検査されたチツプ間
のインピダンス整合が分類により行われ、できるだけ多
くの許容整合モジユールを組立てる。残つたチツプはパ
ラメータの変更を受けた後整合可否の分類が更に行われ
る。この処理は時間と経費がかかり、更にバツチ製造法
を用いる必要がある。

従つて本発明の更に別の目的はMMICのインピダンス特性
の分類工程を行わずにマイクロウエーブ・モジユールに
組立てることができるMMICを提供することである。

マイクロウエーブ装置では分離を維持したまま別の機能
モジユールを接続するためにしばしばサーキユレータが
必要となる。しかしサーキユレータは体積を要し且つ非
常に高価であり、その使用を最小限にすることが望まし
い。これは各モジユールの総合電圧定在波比(VSWR)を改
善することにより達成できる。

従つて本発明の更に別の目的はモジユールに組まれた時
総合VSWRを最小にするMMICを提供することである。

具体的には、非常に広帯域での応答が要求され且つイン
ピダンス整合にバラクタ・トリミングが特に適用可能な
MMICはモノリシツクのマイクロウエーブ用広帯域電圧制
御発振器（VCO）である。もしそのような広帯域モノリ
シツクVCO内で集積バラクタが使われるのであれば、出
力インピダンス整合トリミング用のバラクタを同一工程
中で同時に形成することができる。しかしMMIC内に容易
に集積でき且つ十分に広帯域のインピダンス特性を有す
るモノリシツク・バラクタを形成することは従来可能で
はなかつた。

従来のバラクタ・ダイオード、特に大きな同調比を有す
るもの（超階段整合ダイオード）は高導電性の基板材料
と比較的薄いエピタキシヤル層（１μｍ以上）を必要と
する。これらの材質上の要求事項と、半絶縁性基板上に
均一にドーピングした薄い活性層（０．５μｍ以下）を
必要とするGaAs・FETモノリシツク・マイクロウエーブ集
積回路（MMIC）の要求事項とは両立しない。従来の超階
段接合ダイオードは半絶縁性基板上に集積するには、基
板表面の一部に一方のエピタキシヤル層を形成し他の部
分には別のエピタキシヤル層を形成するという非常に複
雑な選択的エピタキシヤル処理が要求される。MMIC内で
バラクタを構成する材料は、バラクタが例えばモノリシ
ツクのマイクロウエーブ用電圧制御発振器内に容易に集
積できるようにFETの材料と同一または類似のものとさ
れる。

従つて本発明の１つの目的は半絶縁性基板上に均一にド
ーピングした薄い活性層中に広範囲のバラクタを組込ん
だモノリシツク・マイクロウエーブ集積回路を提供する
ことである。

ISSCC−80ダイジエスト１１８のＲ．バン．トウイルに
よる「モノリシツクGaAs・FETによるＲＦ信号発生チツ
プ」には半絶縁性基板上の薄いエピタキシヤル層中に集
積されたMMIC内のガリウム・ひ化物のバラクタ・ダイオ
ードが開示されている。しかしバン・トウイルの素子は
非常に広い容量同調特性を与えるものではない。多くの
マイクロウエーブ応用機器では広い容量範囲（１：１０
以上）が重要である。更にバン・トウイルの素子は低い
マイクロウエーブ周波数（最高４GHz）でのみ動作する
ように設計されている。

バラクタ式VCOの周波数同調範囲は、FETおよびVCOの他
の部品および内在および寄生のリアクタンス特性のため
に同調用バラクタの容量範囲よりはるかに狭い。具体的
にはVCOの周波数範囲を１オクターブに近づけるために
は極度に広範囲のバラクタ（容量比１：１０以上を有す
る）を必要とする。

従つて本発明の１つの目的はマイクロウエーブ周波数に
おいて１．５対１またはそれより大きい同調範囲を有す
るVCOを提供することである。本発明の他の目的は５GHz
以上のマイクロウエーブ周波数において１．３対１また
はそれより良好な同調範囲を有するVCOを提供すること
である。

本発明の更に別の目的は１オクターブ以上の同調範囲を
有するマイクロウエーブ用VCOを提供することである。

本発明の更に別の目的は１．５対１またはそれより大き
い同調範囲を有するモノリシツクのマイクロウエーブ用
VCOを提供することである。

そのような大きな周波数範囲を有するマイクロウエーブ
用VCOにおける主な難点は最大の帯域幅を得るためにイ
ンピダンス整合を正しく保つことである。不整合は性能
の重大な劣化を容易に招くものである。

しかしモノリシツクのマイクロウエーブ用集積回路では
（特定の周波数におけるインピダンス整合のための）ト
リミングさえ困難であり、周波数の広範囲にわたる最適
整合は現在のところ不可能である。

従つて本発明の更に別の目的はモノリシツクのマイクロ
ウエーブ用広帯域VCOのインピダンス整合を非常に広い
周波数範囲で維持するための手段を提供することであ
る。

インピダンス整合を行うために１個のMMIC内に１個のバ
ラクタと個別のバイアス電圧源が用いられる。以下に述
べる主要な実施例ではモノリシツク・マイクロウエーブ
集積回路（MMIC）によるVCOが発振用FETのソース側に設
けられたインピダンス整合回路と共に形成される。

本発明によれば、マイクロウエーブ機能を選択的に実行
する手段と、該実行手段に接続されて該実行手段のイン
ピダンス特性を所望のインピダンス値に整合する整合手
段とを有するモノリシツク・マイクロウエーブ集積回路
（MMIC）にして、該整合手段はバラクタと該バラクタに
接続されてその両端にバイアス電圧を与えるバイアス手
段とを有して該実行手段に接続されたフイルタ回路を有
するところの該MMIC提供される。

次に本発明をMMICとして集積された非常に広い帯域のVC
Oの出力整合を行うことに適用した主要な実施例を参照
しながら本発明を説明する。

第１図は本発明に用いられるバラクタの平面図である。
イオン注入法（例えば２００KeVでシリコン５×１０¹²
／cm²）により半絶縁性基板（好適にはCrをドーピング
したGaAs）１２上にＮ形の層１０を形成する。あるいは
層１０はエピタキシヤル成長法で形成しても良い。次い
Ｎ形層10上とアノード１４とカソード１６を指を組合せ
た形状で形成する。アノード１４はＮ形層１０に対して
シヨツトキー・バリアを構成し、カソード１６はオーム
接触を構成する。

アノード各指部は好適には幅６μｍ、長さ１５０μｍに
形成する。アノードは例えばTi−Pt−Au構造の付着層と
して形成する。アノードとカソードの間隙は公称２μｍ
である。第１図中の点線はＮ形層の縁部を示す。

第２図はアノード１４の１本の指部とカソード１６の２
本の指部の断面を示す。点線Ｖ_OおよびＶ_bはアノードに
隣接するOVおよび降服電圧の空乏領域をそれぞれ示す。
両曲線が示すようにパンチスルー電圧と降服電圧の間の
アノードの有効面積はほぼ空乏境界Ｖ_bの垂直部１８だ
けに限定されている。これに対してOVバイアスにおいて
アノード１４は空乏境界Ｖ_Oで示す有効面積を有し、こ
れはアノード１４の物理的面積よりやや大きい。

それにより降服の前にパンチスルーが生じるようにエピ
タキシヤル層１０のドーピング量と厚さの積が制御され
るため大きな容量比が達成される。本実施例では層１０
の厚さは３００ｎｍである。もし厚さが３００ｎｍ以上
であれば不純物濃度が比例的に減少する。結果として幾
何学的寸法を適当に選ぶことにより非常に大きな容量比
が達成される。

実際上にはＱの値と容量比の間で妥協点を見出さなけれ
ばならない。Ｑの値はパンチスルーの前のアノードの下
を横方向に流れる電流に対する寄生直列抵抗により制限
される。アノード直下の電流はエピタキシヤル層１０の
空乏境界値下の領域に閉込められ、空乏境界がパンチス
ルーに近ずくに従つてエピタキシヤル層が薄くなるた
め、パンチスルー直前に大きな実効直列抵抗が生じる。

パンチスルーの後にはこの直列抵抗は垂直の空乏境界１
８からカソード１６までの領域の抵抗値まで減少し、非
常に大きなＱの値となる。この直列抵抗は指部の幅が広
ければ無論大きくなる。

パンチスルー電圧を下げるためにアノードの導体を付着
する前にアノードの下を全表面にわたりエツチングで窪
めても良い。この場合アノードを付着する前に例えば厚
さ３００ｎｍの層１０に対して１００ｎｍをエツチング
で取去る。これによりアノードが基板に近ずくためパン
チスルー電圧は下がり、それに対しアノードはカソード
には接近しないから降服電圧は下がらない。実際には層
１０の表面部分が下部よりやや多くドーピンクされるた
め降服電圧はやや向上し得る。このような窪部構造はチ
ヤンネルに隣接するソースおよびドレイン領域の直列抵
抗を減少させるためにマイクロウエーブ用FETのチヤン
ネル領域では頻繁に用いられるため、アノード部に設け
る窪部も通常のマイクロウエーブ集積回路技術において
共通するものである。このような方法で層１０の厚さに
対して約1/3の深さに沈められたアノードが本実施例に
よるバラクタを構成する。

第３図は本発明に用いるために構成されたバラクタの容
量・電圧特性を示す。６μｍ×１５０μｍのTi−Pt−Au
構造のアノード指部がカソード領域の間に２μｍの間隙
をおいて形成される。層１０はFETに用いられるものと
類似の厚さ３００ｎｍのＮ形イオン注入ガリウムひ化物
である。基板はクロムをドープしたガリウムひ化物であ
る。アノードは１００ｎｍの深さにエツチングれた窪部
に置かけるため基板の上方２００ｎｍに位置する。本実
施例では容量はOVバイアス時の１．９６ｐＦから−７Ｖ
バイアス時の０．０４pFに減少する。この４９対１の容
量比は５Ｖと７Ｖの間でパンチスルーが起る時に容量が
急激に減少するために達成される。このダイオードのカ
ツトオフ周波数の計算値はOVバイアスで２８GHz、１０
Ｖバイアスで２．５THzである。

この平面状のバラクタを多数の指部を設けて構成する実
施例も無論可能である。

本発明によるバラクタを形成するためにＮ形領域１０を
最適化する注入パラメータはFETを形成するためにエピ
タキシヤル層を最適化するのに用いる注入パラメータと
は少し異つていても良い。例えば高い降服電圧を得るた
めにやや高いエネルギ（例えば４００KeV）でやや低い
注入量（例えば３×１０¹²／cm²）を用いて本発明によ
るバラクタを形成しても良い。このようにバラクタとFE
Tの両者を含むモノリシツク・チツプは選択的な注入に
よる性能の最適化が可能となる。しかしFETおよび本発
明によるバラクタに対する所望の特性は十分近似してい
るため、選択的注入が性能上の余裕を与え得るとしても
これを必要としない。

本実施例では下記の処理段階を経て不活性化（安定化）
が行われる。先ずカソード導体を付着する。次に素子の
全表面に窒化シリコンを1000Åの厚さに付着する。続い
てアノードのための窪部を層１０の厚さの約1/3の深さ
でパターン状にエツチングする。次にアノード導体を付
着し、その他必要な電極を形成する。最後に窒化シリコ
ンを全表面に３０００Åの厚さに付着する。工程の適切
な時点で例えば水酸化アンモニウムと水を使つて洗浄を
行う。

降服電圧を更に向上させてバラクタの性能を更に改良す
るために表面状態の密度を減少させる工程を挿入しても
良い。例えばアノードを付着した後に付加エツチング工
程を全体に適用するかまたは更に別の薬剤を用いて洗浄
を行つても良い。

アノード１４を形成するために窒化物のリフトオフを用
いれば本発明によるバラクタの降服電圧が改善される。
この技術によればアノード導体がエツチングされた窪部
の縁から離して配置され、ガリウムひ化物の表面が不活
性化される。この工程のための条件は当分野において周
知である。（例えば１９８１年発行のマイクロウエーブ
用半導体素子に関するコーネル会議報告１５７頁のＧ．
Ｅ．ブレーム、Ｆ．Ｈ．ドルベツク、Ｗ．Ｒ．フレンス
レー、Ｈ．Ｍ．マクセー、Ｒ．Ｅ．ウイリアムズによる
「マイクロウエーブ用GaAs・FETのための高歩留り再生
処理技術」を参照） 当技術分野において明白なような本発明を用いてバラク
タを形成する場合上記の発明概念の範囲内で多くの改良
が可能である。例えばシヨツトキー・バリア電極を他の
金属組成で構成することにより、層１０にはＰ形の材料
を用いることができる。更にトープした半導体層が半絶
縁性基板と格子整合するという条件で他の半導体材料を
用いることもできる。

第５図は本発明による集積されたマイクロウエーブ用広
帯域VCOの２つの実施例を示す。同図の左側に示すVCO回
路２２が当面の好適な実施例である。VCO２２は「コモ
ン・ゲート形」発振器であり、FET５８のゲート端子お
よびソース端子とＲＦ接地の間にそれぞれ接続されたル
ープ形インダクタ５４、５６とバラクタ５０、５２を有
する。ＲＦバイパス用に接地されたMIMコンデンサ７
８、８０（それぞれ１３ｐＦ）が使われ、更に低周波発
振の抑制を助長し、直流バイアス線のＲＦからの絶縁を
助長し、且つ直流電圧を制限する２．５ｋΩのGaAs抵抗
７４、７６が高インピダンス・バイアス線路上に配置さ
れている。ボンドパツド７２、７０はそれぞれゲートと
ソースを同調するバラクタ電圧用に設けられ、ボンドパ
ツド６６はソース６４を直流接地するために設けられて
いる。ドレイン６２をバイアスする手段おびドレイン出
力たるボンドパッド６８を５０Ωに整合する手段は外部
に設けなければならない。

ゲートのバイアス点はＲＦゲート電圧をクリツプして確
立されるため、ゲートには直流帰路が設けられていな
い。

上記FETの構造はほとんど全ての点で従来のものである
が、本発明によるVCOの新規な動作に寄与する重要な特
徴を有している。ゲート指部はチヤンネル領域によりシ
ヨツトキー・バリアを形成し、それによりゲート回路の
ＲＦ電圧がシヨツトキー・バリアによりクリツプされて
必要なゲートバイアスを作る。このことは、本発明にお
けるゲート同調回路がインダクタ５４とバラクタ５０だ
けで構成され、ゲートの動作点を決めるために通常必要
とし且つ高周波の共振特性を有する他の回路を含まない
という際立つた利点となつている。それによりマイクロ
ウエーブ発振器を極めて広い帯域で容易に動作させるこ
とが可能となる。

上記の本発明によるモノリシツクVCOは以下の工程によ
り形成させる。基材は半絶縁性基板上のＮ形エピタキシ
ヤル（または注入）層、好適にはクロムをドープしたGa
As基板上のＮ形GaAs層を用いる。

(1) 先ずメサ形にエツチングする工程から始める。フ
オトレジストがパターン状に塗布され、続いてエピタキ
シヤル層の不要な部分を除去するエツチングが行われ
る。例えばバラクタ５０、５２を形成する部分およびFE
T５８のチヤンネル領域を形成する部分が残される。抵
抗要素７４、７６を形成するためにもエピタキシヤル層
が部分的に用いられる。

(2) 電子ビーム制御のための合せマークが付着され且
つエツチングされる。次に窒化シリコンの保護層（例え
ば厚さ１００Å）が合せマーク上だけに付着される。
（第５図のVCO２２には合せマークが示されないがウエ
ハ上の電子ビーム合せマークの位置決めおよび用法につ
いては当技術分野において周知である。） (3) 次にオーム接触が形成される。フオトレジストが
パターン状に付着されてFET５８のソースおよびドレイ
ン領域、更にバラクタ５０、５２のカソードが形成され
る。次にAu-Ge-Ni構造が付着され、リフトオフが行わ
れ、合金化が行われる。これらは全て従来技術によるも
のである。

(4) 次の工程はゲートの形成である。窒化シリコンが
１０００Åの厚さで全域に付着される。電子ビーム用レ
ジストが付着され、電子ビームによるパターン化が行わ
れてFET５８のゲート指部とバラクタ５０、５８のアノ
ード指部が区画される。これらのパターン内の窒化シリ
コンがエツチングされ、次にエピタキシヤル層がエツチ
ングされて露出部分が約1/3の厚さになる。これにより
厚さ３０００Åのエピタキシヤル層の内約１０００Åが
この工程により除去される。続いてエツチングされた窪
部内のエピタキシヤル層にゲートとアノードのためのシ
ヨツトキー・バリアを形成するためにTi-Pt-Au構造が付
着される。次にリフトオフが行われる。

(5) 次に第１層のメタライズ工程が行われる。４００
０Åの窒化シリコンが全域に付着され、フオトレジスト
のパターン化と窒化物のエツチングが従来通りに行われ
て第１の導体層が形成される。これにはコンデンサ７
８、８０およびインダクタ５４、５６の底板８２、ポン
ドパツド６６、６８、７０、７２、および残りの配線の
大部分が含まれる。この段階でのパターン化ではFETの
ソースおよびドレイン指部とバラクタ５０、５２のカソ
ードが露出されてそれらの抵抗を下げるために多くの金
属が付着される。続いてリフトオフが従来通りに行われ
る。

(6) 次に上板のパターン化の工程が行われる。先ず窒
化シリコンが３０００Åの厚さで全域に付着される。こ
の窒化物はバラクタ５０、５２上に不活性層を形成し、
更に２つのＲＦ接地されたコンデンサ７８、８０の誘電
層を形成する。次にコンデンサ７８、８０の上板がフオ
トレジストを用いてパターン化され、続いてTiAuが付着
される。次にリフトオフが従来通りに行われる。

(7) 最後に橋状の接続が形成される。先ず橋部64がソ
ース接点たるボンドパッド６６、中間ソース指部８４お
よびソース指部８６に接触する部分にフオトレジストを
パターン化して通路部を形成する。次に通路部をパター
ン化した部分の窒化物をエツチングし、スパツタリング
により純金を付着する。この場合フオトレジストは橋部
６４を支持するために必要となるため除去されずに残さ
れる。更にフオトレジストの層が付着されて実際の橋状
接続を形成するためにパターン化され、続いて電気メツ
キ法により金が付着さる。次に全てのフオトレジストが
除去される。当技術分野で周知のようにこのような橋状
構造は漂遊容量を低減する上で有効である。第５図では
簡潔のために１本の橋状接続だけを示すが（FET５８の
ソース指部を横断）、橋状接続は第１層と第２層の導体
を接続するためにも一般的に用いられる。従つて好適に
は橋状接続がバラクタ５０とコンデンサ７８の上板の間
およびバラクタ５２とコンデンサ８０の間に形成され
る。

これによりモノリシツクVCO２２はソース端子たるボン
ドパッド６６とドレイン端子たるボンドパッド６８を介
して電源に接続され端子６８に発振出力が得られる。バ
ラクタ５２、５０を制御するバイアス電圧がソース同調
端子たるボンドパッド７０およびゲート同調端子７２を
それぞれ介して与えられる。バラクタ５０はVCOの主要
な同調リアクタンス成分であり、バラクタ５２は広帯域
特性のために最適な整合を得るようにソース回路を同調
するために使われる。

MMIC内に集積されたモノリシツク・バラクタの同調範囲
が広い程、整合できるインピダンスの範囲も広い。例え
ば基本的な構造パラメータ（エピタキシヤル層の厚さ、
ドーピング量、パターンの幅、その他）は１５〜２０％
の幅で変化し得る。従つてFETの相互コンダクタンスや
ゲインが変化し、更に入出力インピダンスも変化し得
る。具体的には入出力インピダンスを例えば５０Ωに設
計した場合しばしば２５Ω〜１００Ωの値となり、整合
回路を用いなければ電圧定在波比(VSWR)が２：１にな
る。このようなインピダンスの４：１の変化範囲に対し
て整合を得るためには使用するバラクタの調整範囲が広
いことが望ましい。

しかし上記のバラクタにはこの目的に用いる時２つの重
要な制約がある。第１に上記のように好適なバラクタは
あるバイアス値、即ちパンチスルーの直前において損失
が大きい（Ｑも小さい）。第２に上記の実施例の５本の
指部によるバラクタの最大容量はわずか３pF前後であ
り、そのような集積化バラクタは主として高周波のマイ
クロウエーブに適用されるものである。

この方法でインピダンス整合のトリミングが用いられる
場合、少なくとも所定の温度において必要なことはイン
ピダンス整合用バラクタ（即ち第５図のVCO２２のソー
ス同調端子たるボンドパッド７０）に一定電圧を接続す
ることだけである。最適整合に必要な電圧を確実に決め
るために完成したチツプは解析器（例えばＨＰ８４０９
形）に接続され、解析器は出力（または入力）インピダ
ンスが正しく設定されるまで整合用バラクタのバイアス
電圧を探索する。整合用バラクタの正しいバイアス電圧
が決定されると、種々の従来からある手段の１つによつ
て書込みが行われる。書込みのためには例えばMMIC内に
抵抗回路を選択的に溶断するヒユーズが設けるか、所定
の直流バイアス電圧を与える選択的なボンデイング工程
を行うか、あるいは抵抗トリミング法が適用される。い
ずれの場合も直流バイアス回路には安定化のためにコン
デンサ８０と抵抗76が設けられる。

第５図の右側のVCO２４は、左側のVCO２２と類似してい
るが、ソース整合回路は設けられていない。VCO２４
は、FET４２と、そのFET４２のゲートライン中にあるイ
ンダクタ４０およびバラクタ２６と、バラクタ２６のカ
ソードに接続された高周波接地用コンデンサ３８および
バイアス供給部３２、３４とを有する。VCO２４は、広
帯域インピーダンス整合を得るためにソース整合回路が
ないので、その潜在的な帯域幅はVCO２２の帯域幅の約
２５％に過ぎないが、VCO２２にはない次の２つの利点
がある。第１にVCO２４は寸法が小さいことである。第
２にVCO２４はコモン・ドレインモードで動作するのが
好ましいこと、すなわちチツプ外でのソース・ドレイン
接続の極性がVCO２２における場合に対し反転されるこ
とである。VCO２４は全ゲート幅が３００μｍのとき、
ソース端子において殆んど５０Ωに近い出力インピーダ
ンスが設けられるのでインピーダンス整合回路を改めて
設ける必要がない。従つて、VCO２２のような広帯域性
能が不要な場合は、VCO２４の方が好ましい。VCO２４
は、上にVCO２２について述べたのと同様に、ゲートバ
イアスのための直流帰路をもたない新規な構成をもつて
いる。

第６図はMMICの温度補償への本発明の応用を示す。図は
MMIC１００の一部とチツプ外の温度検知モジユール１０
２を示す。図示されるMMIC１００の部分は出力トランジ
スタ１０４と本発明による補償回路を含む出力段であ
る。

温度検知モジユール１０２はサーミスタ１０６を含み、
演算増幅器１０８と協同して温度の関数の電圧を出力す
る。この出力は線路１１０で示すように他の多数のMMIC
上の電圧補償回路に接続しても良い。抵抗１１２、１１
４の値を適当に選ぶことによりモジユール１０２が出力
する電圧（温度）関数のオフセツト値とゲインを調節す
ることができる。

出力１１０は温度補償バラクタ１１６にバイアスを与え
る。それによりバラクタ１１６とインダクタンス１１８
を含む回路の共振点、従つて出力トランジスタ１０４の
動作周波数における合成インピダンスが変化する。

一般には出力トランジスタ１０４のようなFETの相互コ
ンダクタンスやチヤンネル抵抗は温度と共に変化する。
従つて接続点１２０から見たトランジスタ１０４のイン
ピダンスの実数部と虚数部が温度と共に変化する。具体
的には該インピダンスの実数部は減小し、虚数部には容
量性のリアクタンスが付加される。（インピダンスの虚
数部の符号は無論インダクタンス１２２の値に依存す
る。） 従つて出力端子１２４に現れるこれらの温度依存性を補
償するためには抵抗を増やし、容量性リアクタンスを減
らして温度上昇に対する完全な補償を得る。上記のよう
にバラクタ１１６はバイアス電圧がパンチスルー電圧ま
で増加する間はこれらの特性を正しく与える。インダク
タンス１１８、１２２、１２８の値を適当に選ぶことに
よりバラクタ１１６を動作曲線上のこの領域で動作させ
ることができる。

バラクタ１１６を動作曲線上のこの領域内で動作させる
ことができなくてもバラクタ１１６だけの可変リアクタ
ンス特性を使つて温度補償を行うこともできる。バラク
タ１１６とインダクタンス１１８の共振周波数を室温に
おける通常の動作周波数より十分高く設定することによ
り端子１２４への出力が減少する。高温域ではバラクタ
１１６両端のバイアス電圧を下げると接続点１２０から
見た要素１１６、１１８の見かけの無効成分の負荷が低
下し、FET１０４の出力の大部分が次第に出力端子１２
４に現われる。この動作形態はPINダイオードについて
上記した可変減衰方式の温度補償に類似している。従つ
てこの場合のバラクタ回路はMMICチツプ１００内に故意
の不整合を生じさせることに使われ、所望の温度補償効
果が達成される。

更にバイアス電圧端子１３４とバラクタ１１６の間に他
の回路要素（図示せず）を挿入し、温度検知モジユール
１０２の共通出力１１０を個々のMMIC内の各温度補償回
路に対する個別の制御電圧に変換することも容易にでき
る。

温度検知要素をチツプ上に設けても良いが現時点で入手
できる温度検知要素をMMIC内に組込むことは困難であり
高価になる。このため当面の好適実施例としては第６図
に示すように温度検知要素はチツプ外付けの温度検知モ
ジユール内に収容される。

本発明をインピダンス整合と温度補償の両方を行うため
に用いることは無論可能である。これは個別に制御され
るバラクタを例えば各出力端子に設けるか、あるいはイ
ンピダンス整合と温度補償を合せて最適化するように例
えばバラクタ１１６のバイアス電圧を制御することによ
り簡単に達成することができる。温度補償とインピダン
ス整合のために個別のバラクタ回路を用いることは寸法
が大きくなるが上記の利点、即ち上記したインピダンス
の実数部と虚数部がバイアス電圧により変化するという
モノリシツク・バラクタの特性を十分に活かすことがで
きる。

本発明をVCOの出力段に特定して説明したが、同じ技術
を入力段に採用することも無論容易にできる。同様に広
帯域VCOが本発明の適用が特に望まれる特に困難な場合
以外はVCOの特性は本発明に必要はない。本発明は他の
いかなるMMICにも応用することができる。

当技術分野において本発明の概念の範囲内で種種の改良
や修正が可能であることは明白である。

以上の説明に関連して更に以下の項を開示する。

(1) 選ばれたマイクロウエーブ機能を実行する手段
と、その実行手段に接続されてその実行手段のインピダ
ンス特性を所望のインピダンスレベルに整合させる整合
手段とを有し、前記整合手段は、バラクタを含み前記実
行手段に接続されたフイルタ回路網と、そのバラクタに
接続されてそのバラクタにバイアス電圧を与えるバイア
ス手段とを備えており、前記実行手段と前記フイルタ回
路が共通の半絶縁性基板上に集積される、モノリシツク
・マイクロウエーブ集積回路。

(2) 第１項において、前記バイアス手段は前記フイル
タ回路が前記実行手段のインピダンス特性を所望のイン
ピダンスレベルに整合させるように前記バラクタにバイ
アス電圧を与える、モノリシツク・マイクロウエーブ集
積回路。

(3) 第１項において、さらに前記バイアス手段に接続
され温度を検知する手段を含み、前記バイアス手段が温
度に応じて前記バイアス電圧を前記バラクタに与える、
モノリシツク・マイクロウエーブ集積回路。

(4) 第２項において、さらに前記バイアス手段に接続
され温度を検知する手段を含み、前記バイアス手段が温
度に応じて前記バイアス電圧を変化自在に前記バラクタ
に与える、モノリシツク・マイクロウエーブ集積回路。

(5) 第１項において、前記基板はクロムをドーピング
したひ化ガリウムを含む、モノリシツク・マイクロウエ
ーブ集積回路。

(6) 第５項においてさらに前記基板上の前記バラクタ
の下にドーピングした半導体層を含み、前記バラクタが
互に隣接し且つ間隙をおいて設けられたアノードとカソ
ードを有し、前記バラクタの前記アノードが前記ドーピ
ングされた半導体層に対してシヨツトキー・バリアを構
成する、モノリシツク・マイクロウエーブ集積回路。

【図面の簡単な説明】

第１図は本発明に用いるモノリシツク・バラクタ・ダイ
オードの平面図、 第２図は本発明に用いるバラクタ・ダイオードの指部の
断面図、 第３図は本発明に用いるバラクタの容量・電圧曲線を例
示するグラフ、 第４図は本発明での使用に適した１本の指部を有するバ
ラクタと６本の指部を有するバラクタの容量・電圧特性
を比較するグラフ、 第５図は本発明を具体化したVCO回路のパターン図、 第６図は本発明を応用したMMICチツプの温度補償回路で
ある。 １０……Ｎ形層 １２……基板 １４……アノード １６……カソード ２２……VCO回路 ５０，５２……バラクタ ５８……FET １００……MMIC １０２……温度検知モジユール

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｂ 5/18 Ｃ 8124−5Ｊ (72)発明者 ガイロン・イ−・ブレ−ム アメリカ合衆国テキサス州プラノ・ヒ−サ −・ヒル2219 (56)参考文献 特開 昭53−29469（ＪＰ，Ａ) 特開 昭49−28281（ＪＰ，Ａ) 特開 昭54−16109（ＪＰ，Ａ) 特開 昭51−100680（ＪＰ，Ａ) 特開 昭55−151372（ＪＰ，Ａ) 特開 昭54−16109（ＪＰ，Ａ) 実開 昭53−150434（ＪＰ，Ｕ) 実開 昭53−94570（ＪＰ，Ｕ) 特公 昭53−29469（ＪＰ，Ｂ２)

Claims (1)

【特許請求の範囲】
1. 【請求項１】モノリシック・マイクロウェーブ集積回路
   であって、 モノリシック基板と、 所望のマイクロウェーブ回路機能を実行する前記基板上
   に配置する実行手段と、 バラクタを含む前記基板上に配置され、所定の出力イン
   ピーダンスを与えるインピダンス整合網と、前記バラク
   タに接続されバイアス電圧を与えるプログラム可能なバ
   イアス手段と、 前記実行手段に接続され、該実行手段の入力及び出力を
   提供する前記基板上の複数のボンドパッドと、 前記バラクタに接続され、前記所定の出力インピーダン
   スを与える電圧を探索する電圧探索用のポンドパッド
   と、を有し、 前記バイアス手段が前記探索された電圧によってプログ
   ラムされる、 ことを特徴とするモノリシック・マイクロウェーブ集積
   回路。